JPS596532B2 - 位相同期発振器 - Google Patents
位相同期発振器Info
- Publication number
- JPS596532B2 JPS596532B2 JP54031045A JP3104579A JPS596532B2 JP S596532 B2 JPS596532 B2 JP S596532B2 JP 54031045 A JP54031045 A JP 54031045A JP 3104579 A JP3104579 A JP 3104579A JP S596532 B2 JPS596532 B2 JP S596532B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- phase
- output
- phase comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は通信装置および電子機器等に用いられる位相同
期発振器に関する。
期発振器に関する。
従来の位相同期発振器は、基本的に、第１図に見られる
ように、位相比較器１、ループフィルタ回路２および電
圧制御発振器３によって構成されている。
ように、位相比較器１、ループフィルタ回路２および電
圧制御発振器３によって構成されている。
このような位相同期発振器においては、通常、入力信号
が断になった場合には、その直前における出力信号の位
相を保持するために、入力信号断の直前における位相比
較器１の出力の値を電圧制御発振器３が中心周波数で発
振できるようにしたものや、ループフィルタ回路２と電
圧制御発振器３との間に標本保持回路を挿入して入力信
号断となる直前の制御電圧を保持させ、同一の制御電圧
により電圧制御発振器を同一周波数で発振できるように
したものによって、位相保持時間の延長をはかった。
が断になった場合には、その直前における出力信号の位
相を保持するために、入力信号断の直前における位相比
較器１の出力の値を電圧制御発振器３が中心周波数で発
振できるようにしたものや、ループフィルタ回路２と電
圧制御発振器３との間に標本保持回路を挿入して入力信
号断となる直前の制御電圧を保持させ、同一の制御電圧
により電圧制御発振器を同一周波数で発振できるように
したものによって、位相保持時間の延長をはかった。
しかしながら、入力信号断の場合の位相比較器の出力を
電圧制御発振器が中心周波数で発振できるような値にし
たものでは、電圧制御発振器の発振周波数は、本質的に
、入力信号がある場合と同一になり得ない。
電圧制御発振器が中心周波数で発振できるような値にし
たものでは、電圧制御発振器の発振周波数は、本質的に
、入力信号がある場合と同一になり得ない。
すなわち、入力信号断となる前の発振周波数が中心周波
数に一致、もしくは、十分に近い場合でなければ、その
状態が得られないという欠陥があった。
数に一致、もしくは、十分に近い場合でなければ、その
状態が得られないという欠陥があった。
さらに、標本保持回路を用いたものは、標本保持回路自
体がアナログ回路であり、かつその回路を構成する素子
に精度の高いものを要するなどの理由により、ＩＣとし
て一体化が困難であった。
体がアナログ回路であり、かつその回路を構成する素子
に精度の高いものを要するなどの理由により、ＩＣとし
て一体化が困難であった。
本発明の目的は、上記の欠陥を除去し、ＩＣとして一体
化が容易なディジタル回路によりその主要部分を構成し
、入力信号断となった後も、その直前の位相差信号に実
効的に等しい位相差信号によって、長い時間の聞出力信
号の位相を保持できる位相同期発振器を提供することに
ある。
化が容易なディジタル回路によりその主要部分を構成し
、入力信号断となった後も、その直前の位相差信号に実
効的に等しい位相差信号によって、長い時間の聞出力信
号の位相を保持できる位相同期発振器を提供することに
ある。
本発明によれば、電圧制御発振器と、ディジタル入力信
号と前記電圧制御発振器の出力信号とをうけて両信号の
位相差に比例した信号を出力する第１の位相比較器と、
該第１の位相比較器の出力信号をうけて該信号の高周波
成分を抑圧し、前記電圧制御発振器に制御信号を与える
ループフィルタとによって構成される位相同期発振器に
おいて、前記電圧制御発振器の出力信号をうけて該出力
信号を可変的に遅延せしめる可変遅延回路と、該可変遅
延回路の出力信号と前記電圧制御発振器の出力信号とを
うけて両信号の位相差に比例した信号を出力する第２の
位相比較器と、前記第１および第２の位相比較器の岡山
力信号をうけて比較し、該比較出力が所定の関係になる
よう前記可変遅延回路を制御する回路と、前記ディジタ
ル入力信号の断を検出する回路とを付加し、かつ、前記
第１の位相比較器と前記ループフィルタとの間に、前記
第１および第２の位相比較器の出力の一方を選択する回
路を挿入することによって、前記ディジタル入力信号が
断になった時点で、前記信号断の検出回路の出力により
前記制御回路の制御出力を遮断するとともに、前記第２
の位相比較器の出力を選択するよう前記選択回路を駆動
するようにしたことを特徴とする位相同期発振器が得ら
れる。
号と前記電圧制御発振器の出力信号とをうけて両信号の
位相差に比例した信号を出力する第１の位相比較器と、
該第１の位相比較器の出力信号をうけて該信号の高周波
成分を抑圧し、前記電圧制御発振器に制御信号を与える
ループフィルタとによって構成される位相同期発振器に
おいて、前記電圧制御発振器の出力信号をうけて該出力
信号を可変的に遅延せしめる可変遅延回路と、該可変遅
延回路の出力信号と前記電圧制御発振器の出力信号とを
うけて両信号の位相差に比例した信号を出力する第２の
位相比較器と、前記第１および第２の位相比較器の岡山
力信号をうけて比較し、該比較出力が所定の関係になる
よう前記可変遅延回路を制御する回路と、前記ディジタ
ル入力信号の断を検出する回路とを付加し、かつ、前記
第１の位相比較器と前記ループフィルタとの間に、前記
第１および第２の位相比較器の出力の一方を選択する回
路を挿入することによって、前記ディジタル入力信号が
断になった時点で、前記信号断の検出回路の出力により
前記制御回路の制御出力を遮断するとともに、前記第２
の位相比較器の出力を選択するよう前記選択回路を駆動
するようにしたことを特徴とする位相同期発振器が得ら
れる。
次に、本発明による位相同期発振器について、実施例を
挙げ、第２図のブロック図を参照して説明する。
挙げ、第２図のブロック図を参照して説明する。
図において、第１図と同じ構成部分は、同一符号で示し
てあり、その部分の説明は省略する。
てあり、その部分の説明は省略する。
記号１１は電圧制御発振器３の出力を実効的に入力信号
と等しい位相にするための可変遅延回路であり、たとえ
ば、タップ付ディレィライン１１−１とそのタップの選
択回路１１−２とによって構成される。
と等しい位相にするための可変遅延回路であり、たとえ
ば、タップ付ディレィライン１１−１とそのタップの選
択回路１１−２とによって構成される。
１２は可変遅延回路１１より得られる信号と、電圧制御
発振器３の出力信号との位相比較器、１３は位相比較器
１と位相比較器１２の出力信号を比較し、それぞれの位
相差信号出力が等しくなるように、可変遅延回路１１の
遅延量を制御する制御回路、１４は２つの位相比較器１
および１２の出力信号の選択回路、１５は入力信号の断
検出回路、１６は入力信号断となった場合に、制御回路
１３から可変遅延回路１１への制御信号を阻止するため
のゲート回路である。
発振器３の出力信号との位相比較器、１３は位相比較器
１と位相比較器１２の出力信号を比較し、それぞれの位
相差信号出力が等しくなるように、可変遅延回路１１の
遅延量を制御する制御回路、１４は２つの位相比較器１
および１２の出力信号の選択回路、１５は入力信号の断
検出回路、１６は入力信号断となった場合に、制御回路
１３から可変遅延回路１１への制御信号を阻止するため
のゲート回路である。
上記のごとく構成された位相同期発振器において、正常
に入力信号がある場合には、制御回路１３は、位相比較
器１の位相差信号出力と、位相比較器１２の位相差信号
出力とが実効的に等しくなるように可変遅延回路１１の
遅延量を制御している。
に入力信号がある場合には、制御回路１３は、位相比較
器１の位相差信号出力と、位相比較器１２の位相差信号
出力とが実効的に等しくなるように可変遅延回路１１の
遅延量を制御している。
又、この時、選択回路１４は位相比較器１の出力信号を
選択しており、従って、位相同期発振器としてのループ
は位相比較器１、選択回路１４、ループフィルタ回路２
、電圧制御発振器３によって形成されている。
選択しており、従って、位相同期発振器としてのループ
は位相比較器１、選択回路１４、ループフィルタ回路２
、電圧制御発振器３によって形成されている。
次に、入力信号が断となると、入力信号断検出回路１５
が動作し、選択回路１４が切り替えられて、位相比較器
１２の出力信号を選択するとともに、制御回路１３から
の制御信号をゲート回路１６により阻止することにより
、位相比較器１２の位相差信号出力は、入力信号が断と
なる直前の位相比較器１の位相差信号出力と、実効的に
等しいまま保持される。
が動作し、選択回路１４が切り替えられて、位相比較器
１２の出力信号を選択するとともに、制御回路１３から
の制御信号をゲート回路１６により阻止することにより
、位相比較器１２の位相差信号出力は、入力信号が断と
なる直前の位相比較器１の位相差信号出力と、実効的に
等しいまま保持される。
この時の位相同期発振器としてのループは１位相比較器
１２、選択回路１４、ループフィルタ回路２、電圧制御
発振器３によって構成されている。
１２、選択回路１４、ループフィルタ回路２、電圧制御
発振器３によって構成されている。
この結果、ループフィルタ回路２に加えられる位相差信
号は、入力信号が断となったのちも正常な入力信号が断
となる直前と実効的に等しい値に保持され、かくして、
電圧制御発振器３は、入力信号断となった後も、同一周
波数で発振を続ける。
号は、入力信号が断となったのちも正常な入力信号が断
となる直前と実効的に等しい値に保持され、かくして、
電圧制御発振器３は、入力信号断となった後も、同一周
波数で発振を続ける。
なお、この実施例によれば、位相同期発振器の主要部分
のほとんどをＩＣとして一体化するのに容易なディジタ
ル回路のみで構成することができる。
のほとんどをＩＣとして一体化するのに容易なディジタ
ル回路のみで構成することができる。
以上の説明によって明らかなように、本発明による位相
同期発振器は、構成要素の殆どをＩＣ化できるはかりで
なく、入力信号断となった後も、第２の位相比較器によ
って、入力信号断となる前の位相差信号と実効的に等し
い位相差信号がループフィルタ回路に加えられるため、
電圧制御発振器３を入力信号断前と同一の周波数で発振
させ、しかも長い時間その位相を保持させるという効果
が得られる。
同期発振器は、構成要素の殆どをＩＣ化できるはかりで
なく、入力信号断となった後も、第２の位相比較器によ
って、入力信号断となる前の位相差信号と実効的に等し
い位相差信号がループフィルタ回路に加えられるため、
電圧制御発振器３を入力信号断前と同一の周波数で発振
させ、しかも長い時間その位相を保持させるという効果
が得られる。
第１図は、従来の位相同期発振器の基本的構成を示すブ
ロック図、第２図は本発明による実施例の構成を示すブ
ロック図である。 なお、図において、１，１２は位相比較器、２はループ
フィルタ回路、３は電圧制御発振器、１１は可変遅延回
路、１１−１はタップ付デイレイライン、１１−２はタ
ップ選択回路、１３は制御回路、１４は選択回路、１５
は入力信号断検出回路、１６はゲート回路、■は入力信
号端子、０は出力信号端子である。
ロック図、第２図は本発明による実施例の構成を示すブ
ロック図である。 なお、図において、１，１２は位相比較器、２はループ
フィルタ回路、３は電圧制御発振器、１１は可変遅延回
路、１１−１はタップ付デイレイライン、１１−２はタ
ップ選択回路、１３は制御回路、１４は選択回路、１５
は入力信号断検出回路、１６はゲート回路、■は入力信
号端子、０は出力信号端子である。
Claims (1)
- １ 電圧制御発振器と、ディジタル入力信号と前記電圧
制御発振器の出力信号とをうけて両信号の位相差に比例
した信号を出力する第１の位相比較器と、該第１の位相
比較器の出力信号をうけて該信号の高周波成分を抑圧し
、前記電圧制御発振器に制御信号を与えるループフィル
タとによって構成される位相同期発振器において、前記
電圧制御発振器の出力信号をうけて該出力信号を可変的
に遅延せしめる可変遅延回路と、該可変遅延回路の出力
信号と前記電圧制御発振器の出力信号とをうけて両信号
の位相差に比例した信号を出力する第２の位相比較器と
、前記第１および第２の位相比較器の両川力信号をうけ
て比較し、該比較出力が所定の関係になるよう前記可変
遅延回路を制御する回路と、前記ディジクル入力信号の
断を検出する回路とを付加し、かつ、前記第１の位相比
較回路と前記ループフィルタとの間に、前記第１および
第２の位相比較器の出力の一方を選択する回路を挿入す
ることによって、前記ディジタル入力信号が断になった
時点で、前記信号断の検出回路の出力により前記制御回
路の制御出力を遮断するとともに、前記第２の位相比較
器の出力を選択するよう前記選択回路を駆動するように
したことを特徴とする位相同期発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54031045A JPS596532B2 (ja) | 1979-03-19 | 1979-03-19 | 位相同期発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54031045A JPS596532B2 (ja) | 1979-03-19 | 1979-03-19 | 位相同期発振器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55127735A JPS55127735A (en) | 1980-10-02 |
| JPS596532B2 true JPS596532B2 (ja) | 1984-02-13 |
Family
ID=12320502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54031045A Expired JPS596532B2 (ja) | 1979-03-19 | 1979-03-19 | 位相同期発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596532B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57140034A (en) * | 1981-02-24 | 1982-08-30 | Nec Corp | Phase synchronizing oscillator |
| US4538120A (en) * | 1983-12-19 | 1985-08-27 | Rca Corporation | Carrier recovery loop for reception of quadraphase shift keyed signals |
-
1979
- 1979-03-19 JP JP54031045A patent/JPS596532B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55127735A (en) | 1980-10-02 |
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