JPS5965452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5965452A JPS5965452A JP57175069A JP17506982A JPS5965452A JP S5965452 A JPS5965452 A JP S5965452A JP 57175069 A JP57175069 A JP 57175069A JP 17506982 A JP17506982 A JP 17506982A JP S5965452 A JPS5965452 A JP S5965452A
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- silicon film
- layer
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は２１層多結晶シリコン構造を有するＭＯ８集
積回路装置を形成する際に、前記２層の多結晶シリコン
の層間絶縁耐圧の向上、及び第１の多結晶シリコン層の
段差形状を改善して、アルミ配線などの断線、ブリッジ
などの防止を可能にした半導体装置の製造法に関する。
積回路装置を形成する際に、前記２層の多結晶シリコン
の層間絶縁耐圧の向上、及び第１の多結晶シリコン層の
段差形状を改善して、アルミ配線などの断線、ブリッジ
などの防止を可能にした半導体装置の製造法に関する。
従来例の構成とその問題点
近時、ＭＯＳダイナミックメモリーの大容量（Ｋ 集＆
ｆｔ ）化に伴い、メモリーセルザイズの縮小化が要望
されているが、メモリーセルの容量の増加、いわゆる高
集積化は動作上、メモリー−レルサイズの縮小に比例し
ては縮小できない。このだめメモリー＋ルザイズの縮小
と合わせてメモリーセルを構成する容量部分の絶縁膜を
薄くする必要が生じる。従来、絶縁膜として一般に用い
られた熱酸化膜は膜厚がｓｏｎｍ程度までは均一・な良
質の膜形成が可能であったが、膜厚がこれより薄くなる
と、ピンホールなどが発生し易く、膜質の低下が著しい
。また、多結晶シリコン’ 、 ｌ！ｉｌ Ａ４１１ｉ
点金属などをゲート電１ｊに用いる２層ゲー” Ｊｒ’
ｊ ａで、第２ゲート酸化膜もゲート長の縮小にともな
って一段とうすくなる。例えば、２層多結晶シリコンゲ
ート電極構造では第１と第２の多結晶シリコンで形成さ
れる２層ゲート間の層間絶縁膜は、第２ゲート電極下の
絶縁膜形成としての基板の熱酸化と同時に、第１多結晶
シリコン膜の表面部を酸化することにより形成していた
が、第２ゲート酸化膜が薄くなると、この工程は採用で
きなくなる。縮小化に対応して、メモリーセルの容量部
を構成する絶縁膜は二酸化珪素と、高誘電体であるチノ
化珪素膜の二層構造とし、また多結晶シリコン層間の層
間絶縁膜を少なくとも２ｏ○〜３００ｎｍとするなどの
要望も生ずる。しかし、従来方法では次に示すように層
間絶縁膜を厚く形成することは困煩であった。すなわち
、従来の２Ｍ多結晶シリコン構造を例に示す。
ｆｔ ）化に伴い、メモリーセルザイズの縮小化が要望
されているが、メモリーセルの容量の増加、いわゆる高
集積化は動作上、メモリー−レルサイズの縮小に比例し
ては縮小できない。このだめメモリー＋ルザイズの縮小
と合わせてメモリーセルを構成する容量部分の絶縁膜を
薄くする必要が生じる。従来、絶縁膜として一般に用い
られた熱酸化膜は膜厚がｓｏｎｍ程度までは均一・な良
質の膜形成が可能であったが、膜厚がこれより薄くなる
と、ピンホールなどが発生し易く、膜質の低下が著しい
。また、多結晶シリコン’ 、 ｌ！ｉｌ Ａ４１１ｉ
点金属などをゲート電１ｊに用いる２層ゲー” Ｊｒ’
ｊ ａで、第２ゲート酸化膜もゲート長の縮小にともな
って一段とうすくなる。例えば、２層多結晶シリコンゲ
ート電極構造では第１と第２の多結晶シリコンで形成さ
れる２層ゲート間の層間絶縁膜は、第２ゲート電極下の
絶縁膜形成としての基板の熱酸化と同時に、第１多結晶
シリコン膜の表面部を酸化することにより形成していた
が、第２ゲート酸化膜が薄くなると、この工程は採用で
きなくなる。縮小化に対応して、メモリーセルの容量部
を構成する絶縁膜は二酸化珪素と、高誘電体であるチノ
化珪素膜の二層構造とし、また多結晶シリコン層間の層
間絶縁膜を少なくとも２ｏ○〜３００ｎｍとするなどの
要望も生ずる。しかし、従来方法では次に示すように層
間絶縁膜を厚く形成することは困煩であった。すなわち
、従来の２Ｍ多結晶シリコン構造を例に示す。
第１図に理想状態での２層多結晶シリコン構造の断面図
を示す。同図において、１は半導体基板、２は選択酸化
法によ膜形成された二酸化珪素膜、３．４はメモリーセ
ルの容量部を構成する絶縁膜であり、本例ではそれぞれ
二酸化珪素膜、チッ化珪素膜の２層絶縁膜である。５は
礒１層多結晶シリコン膜よシなる第１電極、６は層間絶
縁膜、７は第２ゲ−１−酸化膜、８は、第２層多結晶シ
リコン膜よシなる第２電極、９はＮ＋拡散層、 １ｏは
層間絶縁膜、１１はアルミニウム電極、１２は素子の保
護膜である。
を示す。同図において、１は半導体基板、２は選択酸化
法によ膜形成された二酸化珪素膜、３．４はメモリーセ
ルの容量部を構成する絶縁膜であり、本例ではそれぞれ
二酸化珪素膜、チッ化珪素膜の２層絶縁膜である。５は
礒１層多結晶シリコン膜よシなる第１電極、６は層間絶
縁膜、７は第２ゲ−１−酸化膜、８は、第２層多結晶シ
リコン膜よシなる第２電極、９はＮ＋拡散層、 １ｏは
層間絶縁膜、１１はアルミニウム電極、１２は素子の保
護膜である。
次に、この半導体装置の層間絶縁膜の形成工程について
、第２図（ａ）〜（ｄ）に従って説明する。まず第２図
（ａ）の如く、半導体基板１に選択酸化法によりフィー
ルド酸化膜２を形成し、二酸化珪素膜３、チノ化珪素膜
４、多結晶シリコン膜６を順次堆積し、さらに、多結晶
シリコン膜６に対してはリンを蒸着し、熱拡散法により
、シート抵抗を約４０Ω／口とする。
、第２図（ａ）〜（ｄ）に従って説明する。まず第２図
（ａ）の如く、半導体基板１に選択酸化法によりフィー
ルド酸化膜２を形成し、二酸化珪素膜３、チノ化珪素膜
４、多結晶シリコン膜６を順次堆積し、さらに、多結晶
シリコン膜６に対してはリンを蒸着し、熱拡散法により
、シート抵抗を約４０Ω／口とする。
次に第２図（ｂ）の如く、多結晶シリコン膜６を写真食
刻法により第１電極の形状にパターン形成した後、この
多結晶シリコン膜６の表ｒｆ＋＋４ｃ熱酸化して、二酸
化珪素膜６を形成する。他の部分はチッ化珪素膜４によ
って覆われているため、酸化膜は成長しない。多結晶シ
リコン膜５を酸化すると、多結晶シリコン膜表面は、均
一には酸化されず、端部Ａ、 Ｂが図の如く、多結晶
シリコン膜６と、チノ化珪素膜４との境界部に酸化膜の
りすい部分が生じ、間隙ができる。この現象は多結晶シ
リコン膜の酸化膜厚を厚くする程、より発生しやすくな
り、大きな間隙が生じる。この間隙は高温で酸化すると
、やや発生しにくくなるが、高温では、多結晶シリコン
のダレインサイズが大きくなり、かつ表面に突起が発生
し、酸化膜欠陥の原因となシ、第１．第２多結晶シリコ
ン層間の絶縁性能を著しく低下させるという別の問題が
ある。さらに次工程で第２ゲート絶縁膜形成のために、
チッ化珪素膜４、二酸化珪素膜３を除去するとき、この
間隙部分にエツチング液が入り込み、さらにこの部分の
二酸化珪素膜６の厚さはさらに薄くなり、層間絶縁性が
ますます低下する。また、このような部分は洗浄効果も
悪く、特性劣化の原因となる。
刻法により第１電極の形状にパターン形成した後、この
多結晶シリコン膜６の表ｒｆ＋＋４ｃ熱酸化して、二酸
化珪素膜６を形成する。他の部分はチッ化珪素膜４によ
って覆われているため、酸化膜は成長しない。多結晶シ
リコン膜５を酸化すると、多結晶シリコン膜表面は、均
一には酸化されず、端部Ａ、 Ｂが図の如く、多結晶
シリコン膜６と、チノ化珪素膜４との境界部に酸化膜の
りすい部分が生じ、間隙ができる。この現象は多結晶シ
リコン膜の酸化膜厚を厚くする程、より発生しやすくな
り、大きな間隙が生じる。この間隙は高温で酸化すると
、やや発生しにくくなるが、高温では、多結晶シリコン
のダレインサイズが大きくなり、かつ表面に突起が発生
し、酸化膜欠陥の原因となシ、第１．第２多結晶シリコ
ン層間の絶縁性能を著しく低下させるという別の問題が
ある。さらに次工程で第２ゲート絶縁膜形成のために、
チッ化珪素膜４、二酸化珪素膜３を除去するとき、この
間隙部分にエツチング液が入り込み、さらにこの部分の
二酸化珪素膜６の厚さはさらに薄くなり、層間絶縁性が
ますます低下する。また、このような部分は洗浄効果も
悪く、特性劣化の原因となる。
次に第２図（Ｃ）の如く、第２ゲート絶縁Ｍ７を形成す
るだめの熱酸化を行い、ついで第２層多結晶シリコン膜
８を堆積し、第１層多結晶シリコンと同様、リン蒸着、
熱拡散をする。この工程では、第２図（ｂ）のＡの部分
で多結晶シリコン膜５，８間の層間絶縁耐圧が低下し、
ショー１−も発生しやすくなる。さらに第２図（ｂ）の
Ｂの部分で間隙に第２層多結晶シリコンのエツチング残
！１１８７が発生しやすく、この部分では第２層多結晶
シリコン膜８のブリッジが起る。
るだめの熱酸化を行い、ついで第２層多結晶シリコン膜
８を堆積し、第１層多結晶シリコンと同様、リン蒸着、
熱拡散をする。この工程では、第２図（ｂ）のＡの部分
で多結晶シリコン膜５，８間の層間絶縁耐圧が低下し、
ショー１−も発生しやすくなる。さらに第２図（ｂ）の
Ｂの部分で間隙に第２層多結晶シリコンのエツチング残
！１１８７が発生しやすく、この部分では第２層多結晶
シリコン膜８のブリッジが起る。
次に第２図（ｄ）の如（、Ｎ＋拡散領域９、層間絶縁膜
１０、アルミニウム電極１１を形成する。
１０、アルミニウム電極１１を形成する。
以上のように従来の２層多結晶シリコン構造を有するＭ
Ｏ８集積回路荘置装おいては、パターンの微細化に伴い
、層間絶縁膜形成過程での前記の問題は避けることがで
きない。
Ｏ８集積回路荘置装おいては、パターンの微細化に伴い
、層間絶縁膜形成過程での前記の問題は避けることがで
きない。
発明の目的
そこで、本発明は２層の多結晶シリコン間の層間絶縁膜
を均一に形成し、層間絶縁耐圧の向上と、第１多結晶シ
リコンの側面の形状の改善を図ることを可能にする半導
体装置の製造方法を提供するものである。
を均一に形成し、層間絶縁耐圧の向上と、第１多結晶シ
リコンの側面の形状の改善を図ることを可能にする半導
体装置の製造方法を提供するものである。
発明の構成
本発明は、半導体基板の一主面に二酸化珪素膜。
チッ化珪素膜を重ねて二層絶縁膜を形成する工程と、こ
の二層絶縁膜上に第１の多結晶／リコン膜を堆積する工
程と、前記第１の多結晶シリコン膜を所定の第１電極形
状にパターン形成する工程と、前記第１電極を含む主面
側全面に前記第１の多結晶シリコン膜よりも薄い多結晶
シリコン膜を堆積する工程と、前記薄い多結晶シリコン
膜および前記第１の多結晶シリコン膜の表面層を酸化す
る工程と、全面に第２の多結晶シリコン膜を堆積し、こ
れを第２電極形状にパターン形成する工程からなる半導
体装置の製造方法であり、これによシ、第１電極と第２
電極との層間に形成され易かった間隙の発生を抑え、そ
の要因を除くことができる。
の二層絶縁膜上に第１の多結晶／リコン膜を堆積する工
程と、前記第１の多結晶シリコン膜を所定の第１電極形
状にパターン形成する工程と、前記第１電極を含む主面
側全面に前記第１の多結晶シリコン膜よりも薄い多結晶
シリコン膜を堆積する工程と、前記薄い多結晶シリコン
膜および前記第１の多結晶シリコン膜の表面層を酸化す
る工程と、全面に第２の多結晶シリコン膜を堆積し、こ
れを第２電極形状にパターン形成する工程からなる半導
体装置の製造方法であり、これによシ、第１電極と第２
電極との層間に形成され易かった間隙の発生を抑え、そ
の要因を除くことができる。
実施例の説明
以下に、本発明を実施例により詳しくのべるｂ第３図（
ａ）〜（ｑ）はこの発明の一実施例である半導体集積回
路装置の製造方法を示す製造工程流れ図で示す。第３図
（ａ）においては、１は−Ｐ型シリコン基板、２は選択
酸化法により形成されたフィールド酸化膜である。次に
第３図（ｂ）の如く、ゲート絶縁膜を構成する二酸化珪
素膜３、チッ化珪素膜４を形成し、さらに、第１多結晶
シリコン膜５を５００１ｍ成長し、ついで、これにリン
蒸着することによυ、多結晶シリコン膜５のシート抵抗
を４００／口とする。次に、この第１多結晶ンリコン膜
５をレシヌトを用いた写真食刻法によりノ（ターン形成
する。多結晶シリコン膜５のみエツチングし、チノ化珪
素膜４は残し、次いで、第３図（Ｃ）の々１］＜、その
主面側の全面に薄い多結晶シリコン膜１３を約１０ｎｍ
堆積する。これをＳＯＯ°Ｃ２８驚の高圧でウェット酸
化をし、第３図（ｄ）の如く、層間絶縁膜１４を３ｏｏ
ｎｍ成長する。１この過程で、薄い多結晶シリコン膜１
３は全て酸化され、第１多結晶シリコン膜５の存在しな
いチノ化珪素膜４上に、二酸化珪素膜１５が約２００人
成長する。従来方法では、第一多結晶シリ：ｌンの表面
のみを酸化していたが均一に酸化されず、端部に酸化膜
の薄い部分が生じていだが、表面にリン拡散を施してい
ない多結晶シリコン膜１３を堆積することにより、酸化
膜１４．１５は均一に成長し、端部の異常が著しく改善
される。さらに、多結晶シリコン膜５のダレインの成長
及び突起の発生モ、これによりかなり減少する効果が見
られる。なおこの突起の発生は多結晶シリコンのリン濃
度、酸化湿度などの影響を受ける。常圧での高温酸イヒ
よりも、低温高圧酸化が有効である。次に、全面に酸化
膜エッチをすることによシ、二酸化珪素膜１６を除去す
る。また、その後、二酸化珪素膜１４をマスクとして、
チツ化珪素膜４の露出部分をフレオンガスを用いたプラ
ズマエツチングにより除去する。さらに、この下の二酸
化珪素膜３を約２゜ｎｍを除去すると、第３図（８）の
如くなる。次に、第３図（ｆ）の如く、第２ゲート酸化
７、第２多結晶シリコン膜８を成長し、パターン形成す
る。第１゜第２多結晶シリコン膜６，８の重なりあう部
分の形状は図のように改善され、層間絶縁膜１４が２６
Ｏｎ、ｍの厚さで均一に形成される。次に第３図（ｑ）
の如く、Ｎ＋拡散層９、層間絶縁膜１０を形成し、アル
ミニウム電極１１、保護膜１２を堆積する。
ａ）〜（ｑ）はこの発明の一実施例である半導体集積回
路装置の製造方法を示す製造工程流れ図で示す。第３図
（ａ）においては、１は−Ｐ型シリコン基板、２は選択
酸化法により形成されたフィールド酸化膜である。次に
第３図（ｂ）の如く、ゲート絶縁膜を構成する二酸化珪
素膜３、チッ化珪素膜４を形成し、さらに、第１多結晶
シリコン膜５を５００１ｍ成長し、ついで、これにリン
蒸着することによυ、多結晶シリコン膜５のシート抵抗
を４００／口とする。次に、この第１多結晶ンリコン膜
５をレシヌトを用いた写真食刻法によりノ（ターン形成
する。多結晶シリコン膜５のみエツチングし、チノ化珪
素膜４は残し、次いで、第３図（Ｃ）の々１］＜、その
主面側の全面に薄い多結晶シリコン膜１３を約１０ｎｍ
堆積する。これをＳＯＯ°Ｃ２８驚の高圧でウェット酸
化をし、第３図（ｄ）の如く、層間絶縁膜１４を３ｏｏ
ｎｍ成長する。１この過程で、薄い多結晶シリコン膜１
３は全て酸化され、第１多結晶シリコン膜５の存在しな
いチノ化珪素膜４上に、二酸化珪素膜１５が約２００人
成長する。従来方法では、第一多結晶シリ：ｌンの表面
のみを酸化していたが均一に酸化されず、端部に酸化膜
の薄い部分が生じていだが、表面にリン拡散を施してい
ない多結晶シリコン膜１３を堆積することにより、酸化
膜１４．１５は均一に成長し、端部の異常が著しく改善
される。さらに、多結晶シリコン膜５のダレインの成長
及び突起の発生モ、これによりかなり減少する効果が見
られる。なおこの突起の発生は多結晶シリコンのリン濃
度、酸化湿度などの影響を受ける。常圧での高温酸イヒ
よりも、低温高圧酸化が有効である。次に、全面に酸化
膜エッチをすることによシ、二酸化珪素膜１６を除去す
る。また、その後、二酸化珪素膜１４をマスクとして、
チツ化珪素膜４の露出部分をフレオンガスを用いたプラ
ズマエツチングにより除去する。さらに、この下の二酸
化珪素膜３を約２゜ｎｍを除去すると、第３図（８）の
如くなる。次に、第３図（ｆ）の如く、第２ゲート酸化
７、第２多結晶シリコン膜８を成長し、パターン形成す
る。第１゜第２多結晶シリコン膜６，８の重なりあう部
分の形状は図のように改善され、層間絶縁膜１４が２６
Ｏｎ、ｍの厚さで均一に形成される。次に第３図（ｑ）
の如く、Ｎ＋拡散層９、層間絶縁膜１０を形成し、アル
ミニウム電極１１、保護膜１２を堆積する。
以上のように従来方法では、第１多結晶シ１ノコン膜の
端部の酸化膜の薄い部分での絶縁耐圧のイ氏下、及び多
結晶シリコンのダレインの成長により、表面の突起が発
生し、２層の多結晶シリコン膜間の絶縁耐圧が悪くなり
、又、第１多結晶シリコン膜端部のオーバーハングの部
分で、第２多結晶シリコン膜のエツチング残シが生じて
不良原因となっていたが、本発明により、このような問
題は改善された。
端部の酸化膜の薄い部分での絶縁耐圧のイ氏下、及び多
結晶シリコンのダレインの成長により、表面の突起が発
生し、２層の多結晶シリコン膜間の絶縁耐圧が悪くなり
、又、第１多結晶シリコン膜端部のオーバーハングの部
分で、第２多結晶シリコン膜のエツチング残シが生じて
不良原因となっていたが、本発明により、このような問
題は改善された。
発明の効果
以上のように本発明に係る製造方法＆Ｌｉ、２層多結晶
シリコン構造において、２層の多結晶シリコン膜間の層
間絶縁耐圧の向上と、ステ、ノブの形状改善を図り、多
層配線において、第２ ）ｊ’１の多結晶シリコン膜の
エツチング残り、アルミ配線などのエツチング残りによ
るブリッジ、及び断線の防止が実現でき、とくに、超高
集積度ＩＣ（ＶＬＳＩ）の製造に有用な技術である。
シリコン構造において、２層の多結晶シリコン膜間の層
間絶縁耐圧の向上と、ステ、ノブの形状改善を図り、多
層配線において、第２ ）ｊ’１の多結晶シリコン膜の
エツチング残り、アルミ配線などのエツチング残りによ
るブリッジ、及び断線の防止が実現でき、とくに、超高
集積度ＩＣ（ＶＬＳＩ）の製造に有用な技術である。
第１図は一般的な２層多結晶シリコン構造を有するＭＯ
３集積回路装置の構造断面図、第２図（＆）〜（ｄ）は
従来方法による製造工程図、第３図（ａ）〜（ｑ）は本
発明の具体的な一実施例にかかるＭＯ８集積回路装置の
製造工程図である。 １・・・・・・半導体基板、３・・・・・・第１ゲート
酸化膜、４・・・・・・チン化珪素膜、５・・・・・・
第１多結晶シリコン層、１３・・・・・・薄い多結晶シ
リコン膜、１４・・・・・・層間絶縁膜、８・・・・第
２多結晶シリコン層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４１
図 Ｉ 第２図 り Ｊ 第２図 ＩＣ） ／４１
３集積回路装置の構造断面図、第２図（＆）〜（ｄ）は
従来方法による製造工程図、第３図（ａ）〜（ｑ）は本
発明の具体的な一実施例にかかるＭＯ８集積回路装置の
製造工程図である。 １・・・・・・半導体基板、３・・・・・・第１ゲート
酸化膜、４・・・・・・チン化珪素膜、５・・・・・・
第１多結晶シリコン層、１３・・・・・・薄い多結晶シ
リコン膜、１４・・・・・・層間絶縁膜、８・・・・第
２多結晶シリコン層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名４１
図 Ｉ 第２図 り Ｊ 第２図 ＩＣ） ／４１
Claims (3)
- （１）半導体基板の一主面に二酸化珪素膜、チッ化珪素
膜を重ねて二層絶縁膜を形成する工程と、この二層絶縁
膜上に第１の多結晶シリコン膜を堆積する工程と、前記
第１の多結晶シリコン膜を所定の第１電極形状にパター
ン形成する工程と、前記第１電極を含む全面に前記第１
の多結晶シリコン膜よりも薄い多結晶シリ：１７膜を堆
積する工程と、前記の薄い多結晶シリコン膜および第１
の多結晶シリコン膜の表面層を酸化する工程と、全面に
第２の多結晶シリコン膜を堆積し、この第２の多結晶シ
リコン膜を第２電極形状にパターン形成する工程からな
る半導体装置の製造方法。 - （２）薄い多結晶シリコン膜と、第１の多結晶シリコン
膜の表面層を酸化した後、前記第１の多結晶シリコン膜
パターンの除かれた領域のチッ化珪素膜上に形成された
薄い二酸化珪素膜を除去し、残存する二酸化珪素膜をマ
スクとして前記領域のチッ化珪素膜を自己整合的にエツ
チングする工程と、熱酸化によシ二酸化珪素膜を形成す
る工程を経た後、第２の多結晶シリコン膜を堆積する特
許請求の範囲第１項に記載の半導体装置の製造方法。 - （３）薄い多結晶シリコン膜と、第１の多結晶シリコン
膜の表面層の熱酸化を高圧気圏中で行う特許請求の範囲
第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175069A JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175069A JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5965452A true JPS5965452A (ja) | 1984-04-13 |
| JPH0220147B2 JPH0220147B2 (ja) | 1990-05-08 |
Family
ID=15989681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175069A Granted JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965452A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5656641A (en) * | 1979-10-13 | 1981-05-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1982
- 1982-10-05 JP JP57175069A patent/JPS5965452A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS5656641A (en) * | 1979-10-13 | 1981-05-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0220147B2 (ja) | 1990-05-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60153158A (ja) | キャパシタ誘電体膜の製造方法 | |
| JPH05299578A (ja) | 半導体装置およびその製法 | |
| JPH07112020B2 (ja) | Ｅｐｒｏｍセルの製造方法 | |
| JP2000174132A (ja) | 半導体装置の製造方法 | |
| JPS5810861A (ja) | 半導体装置およびその製造方法 | |
| US6579753B2 (en) | Method of fabricating a semiconductor storage device having a transistor unit and a ferroelectric capacitor | |
| JPS59195870A (ja) | 半導体装置 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JPH0220147B2 (ja) | ||
| JPH0454390B2 (ja) | ||
| JP2976904B2 (ja) | 超電導電界効果型素子およびその作製方法 | |
| JPS59188957A (ja) | 半導体装置用キヤパシタの製造方法 | |
| JP2538664B2 (ja) | 半導体装置の製造方法 | |
| JPS58176974A (ja) | 半導体装置の製造方法 | |
| JPS61156850A (ja) | 半導体装置及びその製造方法 | |
| JPS5814750B2 (ja) | 半導体装置の製造方法 | |
| JPH01225352A (ja) | 半導体装置の製造方法 | |
| JPH0376033B2 (ja) | ||
| JPS63177559A (ja) | 半導体素子の製造方法 | |
| JPS6312169A (ja) | 半導体装置の製造方法 | |
| JPS58225671A (ja) | 半導体装置の製造方法 | |
| JPS5889869A (ja) | 半導体装置の製造方法 | |
| JPS5867046A (ja) | 半導体装置の製造方法 | |
| JPS58124264A (ja) | 半導体装置およびその製造方法 | |
| JPS63296277A (ja) | 半導体集積回路装置 |