JPS5965461A - 半導体装置 - Google Patents
半導体装置Info
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- JPS5965461A JPS5965461A JP57175603A JP17560382A JPS5965461A JP S5965461 A JPS5965461 A JP S5965461A JP 57175603 A JP57175603 A JP 57175603A JP 17560382 A JP17560382 A JP 17560382A JP S5965461 A JPS5965461 A JP S5965461A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- region
- capacitor
- substrate
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D88/00—Three-dimensional [3D] integrated devices
- H10D88/01—Manufacture or treatment
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装一，≦：係０，定とえばＭＬｌｆ９一
ＬＳＩ（絶縁ゲート聖人規模集積回路）などのようにＭ
（Ｊ８キャパシタを＠する半導体肢にに関する。
ＬＳＩ（絶縁ゲート聖人規模集積回路）などのようにＭ
（Ｊ８キャパシタを＠する半導体肢にに関する。
ＭＣＩ８−１．＋１においては、高電位側の準′源ＶＤ
Ｄと低電位側の７４課Ｖ ｅ Ｂとの間Ｃ大容量のＭ（
ＪＳキャパシタを設けることがある◎これは。
Ｄと低電位側の７４課Ｖ ｅ Ｂとの間Ｃ大容量のＭ（
ＪＳキャパシタを設けることがある◎これは。
電源ｖＤＤの重圧ン安定させ、ＬＳＩの動作の信勅性を
同上させるためである◎上記のような大容量・即ち大面
積のＭ（Ｊ８ギャパシタは、上記以外にもプートヌトラ
ップのためや遅延時間誠整のために広く使用′され、そ
の場合Ｃ両端は中部ＶＤＤ、ν８８に接続されるとは限
らない０次に、従来のＭ、（ＪＳキャパシタの構造の一
例として、上述したように電源ＶＤＤ、ＶＢ８間に設け
られるものＣ二ついて＄１図を参照して説明する口１は
たとえばｎ型の半導体基板、２は上記基板１の小極鎮域
として形成されたｎ 拡散領域、３は基板ＩＩ−形成さ
れたＰ１拡散鎮域であって、Ｍ（Ｊ８キャパシタの一万
の電極となり。
同上させるためである◎上記のような大容量・即ち大面
積のＭ（Ｊ８ギャパシタは、上記以外にもプートヌトラ
ップのためや遅延時間誠整のために広く使用′され、そ
の場合Ｃ両端は中部ＶＤＤ、ν８８に接続されるとは限
らない０次に、従来のＭ、（ＪＳキャパシタの構造の一
例として、上述したように電源ＶＤＤ、ＶＢ８間に設け
られるものＣ二ついて＄１図を参照して説明する口１は
たとえばｎ型の半導体基板、２は上記基板１の小極鎮域
として形成されたｎ 拡散領域、３は基板ＩＩ−形成さ
れたＰ１拡散鎮域であって、Ｍ（Ｊ８キャパシタの一万
の電極となり。
４は上記Ｐ 領域３およびｎ 領域２にコンタクトされ
た電極用アルミニウム（Ａ ｔ）配線である０また。５
は基板１上のゲート酸化膜（８ｉ （Ｊ、）、 ６は。
た電極用アルミニウム（Ａ ｔ）配線である０また。５
は基板１上のゲート酸化膜（８ｉ （Ｊ、）、 ６は。
上記酸化ＢＩＪ ５上≦二形成されたゲート、７は上記
ゲート６にコンタクトされた電極用Ａｔ配線である。こ
のＡｔ配線７は電源Ｖｓｓに接続され。
ゲート６にコンタクトされた電極用Ａｔ配線である。こ
のＡｔ配線７は電源Ｖｓｓに接続され。
前記Ａｔ配線４は゛醒源ＶＤＤに接続され、８は基板表
面の反転層である。
面の反転層である。
上記構造においては、ゲート６とｐ８１．ｌ域３との間
でゲート酸化膜５および反転層８２利ＭＪ Ｌでキャパ
シタンスを形成している０このゲート酸化＃５の厚さが
５００Ａ程度であると、大容量、りとえば１００１）Ｆ
のキャパシタンスを得るのに、ゲート６はｉ、、１ｘｉ
ｏ’μｉの大面積が必要となるＤ なお、上記病造ｇ二おいて、ゲート６はＡ／１．配線７
以外（二何ら電気的なコンタクトがとられていなし％６ ところで、Ｍ（Ｊ８キャパシタを製造ＴΦ際。
でゲート酸化膜５および反転層８２利ＭＪ Ｌでキャパ
シタンスを形成している０このゲート酸化＃５の厚さが
５００Ａ程度であると、大容量、りとえば１００１）Ｆ
のキャパシタンスを得るのに、ゲート６はｉ、、１ｘｉ
ｏ’μｉの大面積が必要となるＤ なお、上記病造ｇ二おいて、ゲート６はＡ／１．配線７
以外（二何ら電気的なコンタクトがとられていなし％６ ところで、Ｍ（Ｊ８キャパシタを製造ＴΦ際。
通電は前記ゲート６を反応性イオンエツチングでエツチ
ングする工程を伴なう０反応性イオンエツチングは、プ
ラズマを使って正のイオンを発庄させ、これを半導体に
導いてエツチング２行なうものであり、上記工程の模様
を第２図（：示す◎即ち、半導体基板１は接地されてお
り。
ングする工程を伴なう０反応性イオンエツチングは、プ
ラズマを使って正のイオンを発庄させ、これを半導体に
導いてエツチング２行なうものであり、上記工程の模様
を第２図（：示す◎即ち、半導体基板１は接地されてお
り。
ゲート６部分の上にレジスト２０’ｌｌ塗布した状態で
正のイオン２１を導くと、上記ゲート６部分は正のイオ
ン２３が曲、接に当らないのでエツチングされずＣ二残
り、他の部分２２は正のイオン２３によりエツチングさ
れるりこの他の部分２２がエツチングされてしまった時
点で前記ゲート６部分は正のイオンによつ℃正≦二帯市
するＯこの帯草した電荷２３は逃げ場を失なっているの
で、ゲート６部分はチャージアップされて高嗣、圧がか
かることになる０ 〔背景技術の間艙点〕 上記したよう（：反応性イオンエツチングの工程でゲー
ト６Ｃ：かかるｔ島−圧は、ゲート酸化膜５の＋ｔｌｌ
Ｊ圧ｔはるかＣ二越えるので、ゲート酸化膜５のどこか
１個所で一気に酸化膜５が破壊し。
正のイオン２１を導くと、上記ゲート６部分は正のイオ
ン２３が曲、接に当らないのでエツチングされずＣ二残
り、他の部分２２は正のイオン２３によりエツチングさ
れるりこの他の部分２２がエツチングされてしまった時
点で前記ゲート６部分は正のイオンによつ℃正≦二帯市
するＯこの帯草した電荷２３は逃げ場を失なっているの
で、ゲート６部分はチャージアップされて高嗣、圧がか
かることになる０ 〔背景技術の間艙点〕 上記したよう（：反応性イオンエツチングの工程でゲー
ト６Ｃ：かかるｔ島−圧は、ゲート酸化膜５の＋ｔｌｌ
Ｊ圧ｔはるかＣ二越えるので、ゲート酸化膜５のどこか
１個所で一気に酸化膜５が破壊し。
この破壊部分のピンホール２４２通ってゲート６の正の
申倚２３が図中矢印の如く半導体基板１に逃げるという
現象が起こることがあるＤしたし、上記ピンホール２４
は、後の製造工程でも修復されないので、完成後の第１
図（−示したタン使用したＭＬ１８ＬＳＩの収率ｌ激減
させるという問題を生じていた０なお、上述したような
破壊的な現象とは別【二、非破壊的なプロセスＣ二よっ
てゲート６の電荷２３が基板１じリークすることは成子
になく１面積の大きなＭＬＪ８キャパシタを作ろうとす
ると、どうしてもゲート６と基板１との間で破壊的な放
電が生じる口この様な放電か１個所でも生じると、 Ｍ
ＣＩ ８−ＬＩＭＩは動作しなくなるため、上述したよ
うな破壊税象はＬＳＩの製造上、白々しい問題となって
いたＯ 〔発明の目的〕 本発明は上もじの事情に鑑みてなされたもので。
申倚２３が図中矢印の如く半導体基板１に逃げるという
現象が起こることがあるＤしたし、上記ピンホール２４
は、後の製造工程でも修復されないので、完成後の第１
図（−示したタン使用したＭＬ１８ＬＳＩの収率ｌ激減
させるという問題を生じていた０なお、上述したような
破壊的な現象とは別【二、非破壊的なプロセスＣ二よっ
てゲート６の電荷２３が基板１じリークすることは成子
になく１面積の大きなＭＬＪ８キャパシタを作ろうとす
ると、どうしてもゲート６と基板１との間で破壊的な放
電が生じる口この様な放電か１個所でも生じると、 Ｍ
ＣＩ ８−ＬＩＭＩは動作しなくなるため、上述したよ
うな破壊税象はＬＳＩの製造上、白々しい問題となって
いたＯ 〔発明の目的〕 本発明は上もじの事情に鑑みてなされたもので。
製造時Ｃ二お（するゲート形成の定めのイオンエツチン
グ工程で、Ｍ（Ｊ８キャパシタのゲート（二なる部分と
半導体基板との間の絶ｅｉｌ！破壊が生じず。
グ工程で、Ｍ（Ｊ８キャパシタのゲート（二なる部分と
半導体基板との間の絶ｅｉｌ！破壊が生じず。
太芥讃のＭｔＪＳキャパシタを作り込むことができ、高
い収率で製造し得る半導体装１書を提供するものである
０ 〔発明の肛°を要〕 Ｔなわち１本発明の半導体装置は、１’ｖｌｌＪＳキヤ
パシタン勇し、この１■ｔＪ３キヤパシタのゲートの一
部が半導体基板の拡散舶載に口〕、接≦ニコンタクトさ
れ、上自己ゲート品下方でゲートのコンタクト部分とキ
ャパシタの非ゲート側゛電極との間に菫気的分離頭載が
ノ１６成されＣなりことを特徴とするものである◎ したがって、上記半導体装置の製造時ζ二おけるゲート
π今成のためのイオンエツチング工程で。
い収率で製造し得る半導体装１書を提供するものである
０ 〔発明の肛°を要〕 Ｔなわち１本発明の半導体装置は、１’ｖｌｌＪＳキヤ
パシタン勇し、この１■ｔＪ３キヤパシタのゲートの一
部が半導体基板の拡散舶載に口〕、接≦ニコンタクトさ
れ、上自己ゲート品下方でゲートのコンタクト部分とキ
ャパシタの非ゲート側゛電極との間に菫気的分離頭載が
ノ１６成されＣなりことを特徴とするものである◎ したがって、上記半導体装置の製造時ζ二おけるゲート
π今成のためのイオンエツチング工程で。
ＭｔＪＳキャパシタのゲートになる部分は拡散頭載を通
して半導体基板と電気的Ｃ：接続されているので上記ゲ
ー） ８＋ｓ分の正の電荷が上記基板側１；逃げる。・
これ（−よつ℃、ゲートが高−位になることはｌｒ＜、
ゲート下の酸化膜（；絶Ｒ破壊か生じることもハク、ピ
ンホールか発生ＴＯこともなく、大面積で大容量のＩＶ
ＩＬＩ８キャパシタを尚収率で作り込むことが可能とな
る口 〔発明の実施例〕 以下１図面を参照して本発明の一実施例を詳細に説明Ｔ
な〇 ＠３図は半導体装置たとえばＭｕ８４Ｓｌ ｃｆ’ｔｌ
：【ノ込まれたＭｔＪＳキャパシタの構造を示すもので
、１はたとえばｎ型の半導体基様、２は上記基板１の電
極頭載として形成されたｎ 拡散１１１Ｎ１を 域、３呑このｎ十韻域２【二隣接して基板１（二形欣さ
れたＰ＋拡散餉域であって、Ｍ（ＪＳキャパシタの一部
の軍１極となり、４は上記Ｐ＋頗域３およびｎ＋饋頭載
にコンタクトされた鑵極用Ａｔ配線であるＤまた。３０
は前記Ｐ、ｔｉｊｊｌ域３から圃［れに位置で基板１に
形成されたＰウェル。
して半導体基板と電気的Ｃ：接続されているので上記ゲ
ー） ８＋ｓ分の正の電荷が上記基板側１；逃げる。・
これ（−よつ℃、ゲートが高−位になることはｌｒ＜、
ゲート下の酸化膜（；絶Ｒ破壊か生じることもハク、ピ
ンホールか発生ＴＯこともなく、大面積で大容量のＩＶ
ＩＬＩ８キャパシタを尚収率で作り込むことが可能とな
る口 〔発明の実施例〕 以下１図面を参照して本発明の一実施例を詳細に説明Ｔ
な〇 ＠３図は半導体装置たとえばＭｕ８４Ｓｌ ｃｆ’ｔｌ
：【ノ込まれたＭｔＪＳキャパシタの構造を示すもので
、１はたとえばｎ型の半導体基様、２は上記基板１の電
極頭載として形成されたｎ 拡散１１１Ｎ１を 域、３呑このｎ十韻域２【二隣接して基板１（二形欣さ
れたＰ＋拡散餉域であって、Ｍ（ＪＳキャパシタの一部
の軍１極となり、４は上記Ｐ＋頗域３およびｎ＋饋頭載
にコンタクトされた鑵極用Ａｔ配線であるＤまた。３０
は前記Ｐ、ｔｉｊｊｌ域３から圃［れに位置で基板１に
形成されたＰウェル。
３）は上記Ｐウェル３０の頭載内でその電極頭載として
形成されたｐ＋拡拡散職域３２は同じく上記Ｐウェル３
１の暗域内で上記Ｐ＋鎮域３１（ユ隣接して形成された
ゲートコンタクト部トｒ（−ｂ。十領域である０そして
、的Ａじ基板１は。
形成されたｐ＋拡拡散職域３２は同じく上記Ｐウェル３
１の暗域内で上記Ｐ＋鎮域３１（ユ隣接して形成された
ゲートコンタクト部トｒ（−ｂ。十領域である０そして
、的Ａじ基板１は。
前記Ｐウェル３０と前記Ｐ十領域３との間（二適宜形状
の凹部３４がｊ？ｎされており、基板１上のゲート酸化
ｊｌ（Ｊ、（Ｓ ｉ Ｕｔ ） ３５は上記凹部３４上
における厚さが他の平担と１５分上に８ける１νさに比
べて十分大きくなっている０また。３６は上記ｈｋ化版
ｓ ｓ上にノ１づ成されたゲートであって、その一端部
付近は１り記Ｐウェル３０内のｎ＋’ｆＡ域３２に胴接
Ｃニコンタクトされており、さらに・上記ゲート３６と
前記Ｐウェル３０内のｊ′＋爬３１とに串′極用Ａｔ配
線３７がコンタクトされているＤこのＡｔ配線３７は電
源Ｖ８Ｓ（二接続され、約１１記ＡＡ配線４は電源ＶＤ
Ｄに接続され。
の凹部３４がｊ？ｎされており、基板１上のゲート酸化
ｊｌ（Ｊ、（Ｓ ｉ Ｕｔ ） ３５は上記凹部３４上
における厚さが他の平担と１５分上に８ける１νさに比
べて十分大きくなっている０また。３６は上記ｈｋ化版
ｓ ｓ上にノ１づ成されたゲートであって、その一端部
付近は１り記Ｐウェル３０内のｎ＋’ｆＡ域３２に胴接
Ｃニコンタクトされており、さらに・上記ゲート３６と
前記Ｐウェル３０内のｊ′＋爬３１とに串′極用Ａｔ配
線３７がコンタクトされているＤこのＡｔ配線３７は電
源Ｖ８Ｓ（二接続され、約１１記ＡＡ配線４は電源ＶＤ
Ｄに接続され。
３８は前記凹部３４とＰ＋賄職域３の間における基板表
面の反転１曽であり、この反転層３８とＰウェル３０と
は凹部３４表面に反転層が存在していないため電気的に
分離されているｐし定がって、上記構造においては、ゲ
ート３６とＰ”ｎｔｉ域３との間で酸化Ｊｌ！！３５お
よび反転層３８を利用し℃キャパシタＹ Ｊｌｇ ｂ５
ｔしているＯこの場合、ゲート３６の一部が直接１ニコ
ンタクトされるｎ十領域３２をＰウニｌし３０内（−形
５見しているのは、Ｐウェル３０とｎ型基板１とのｐｎ
接合に基板電位ＶＤＤとゲート準位Ｖｓｓ≦二より述バ
イアスを与えて両者：４０．Ｉｆ墾気的（部分離し、Ｖ
ＤＤ電泥とＶｓｓ電諒とが分断しないようＣユするため
であるｐ なお、ゲー１３６は、たとえばポリシリコンとかモリブ
デンシリサイＦ、島融点の金属（タングステン、モリブ
デン、タンタルｌど）が用いられるりまた。基数ＩＣ二
形成される拡散頭載は熱拡散、イオン注入のいずれによ
つ℃形成さオｔたものでもよい０ 而し℃、上述した第３図の構造によれは、その製造時に
おける回連したような反応性イオンエツチング工程（；
際して、拘−５４１図Ｃン（＜ ｉ−よう（ニレジスト
４０下のゲート３６部分はｎ＋頗職域３２直接にコンタ
クトされていてＰウニｌし３０に電気的に接続されてい
るＯそして、ゲート３６中の正の゛串１向２３はゲート
３６をナヤージアツブすることなく図中矢印で示Ｔよう
Ｃ二面接コンタクト部４１→ｎ十 領域３２→Ｐウェル
３０→基板１の経路を経て基板電極から大地に逃げるー
この場合、Ｐウェル３０→基板１の経路におけるｐｎ接
合は順バイアスであるので問題はないが、 ｎ ” Ｐ
Ｊ、＠ ３２→Ｐクエル３０の経路はｐｎ接合のブレー
クダウン≦：よって生じる。このｎ＋頗域３２は、ゲー
１３６とのコンタクト部４１に余計なｐｎ接合が生じな
いで良好なコンタク）Ｙ得るために設けられたものであ
るが。
面の反転１曽であり、この反転層３８とＰウェル３０と
は凹部３４表面に反転層が存在していないため電気的に
分離されているｐし定がって、上記構造においては、ゲ
ート３６とＰ”ｎｔｉ域３との間で酸化Ｊｌ！！３５お
よび反転層３８を利用し℃キャパシタＹ Ｊｌｇ ｂ５
ｔしているＯこの場合、ゲート３６の一部が直接１ニコ
ンタクトされるｎ十領域３２をＰウニｌし３０内（−形
５見しているのは、Ｐウェル３０とｎ型基板１とのｐｎ
接合に基板電位ＶＤＤとゲート準位Ｖｓｓ≦二より述バ
イアスを与えて両者：４０．Ｉｆ墾気的（部分離し、Ｖ
ＤＤ電泥とＶｓｓ電諒とが分断しないようＣユするため
であるｐ なお、ゲー１３６は、たとえばポリシリコンとかモリブ
デンシリサイＦ、島融点の金属（タングステン、モリブ
デン、タンタルｌど）が用いられるりまた。基数ＩＣ二
形成される拡散頭載は熱拡散、イオン注入のいずれによ
つ℃形成さオｔたものでもよい０ 而し℃、上述した第３図の構造によれは、その製造時に
おける回連したような反応性イオンエツチング工程（；
際して、拘−５４１図Ｃン（＜ ｉ−よう（ニレジスト
４０下のゲート３６部分はｎ＋頗職域３２直接にコンタ
クトされていてＰウニｌし３０に電気的に接続されてい
るＯそして、ゲート３６中の正の゛串１向２３はゲート
３６をナヤージアツブすることなく図中矢印で示Ｔよう
Ｃ二面接コンタクト部４１→ｎ十 領域３２→Ｐウェル
３０→基板１の経路を経て基板電極から大地に逃げるー
この場合、Ｐウェル３０→基板１の経路におけるｐｎ接
合は順バイアスであるので問題はないが、 ｎ ” Ｐ
Ｊ、＠ ３２→Ｐクエル３０の経路はｐｎ接合のブレー
クダウン≦：よって生じる。このｎ＋頗域３２は、ゲー
１３６とのコンタクト部４１に余計なｐｎ接合が生じな
いで良好なコンタク）Ｙ得るために設けられたものであ
るが。
省略し℃も良い口
したがって、上述したようＣニゲ−１３６はｉ陽電位に
なることもな（、ゲート３６と基板１との間で放電が生
じて酸化膜３５か絶縁破壊を生じてピンホールが発生ず
るという現峨も生じることはない０この定め、大［＃］
Ｊ積のＭ （Ｊ ８キヤパシタでも商収率で製造できる
ようになり、しかもこの特質は従来の製造工程な変更す
ることなく得られるので好都合である０ なお、上口し第３図のキャパシタは、その一端が基板゛
電位ＶＤＤ と同一電位に定められているのでそれに応
じ″ＣＭｔＪ８−ＬＳＩ回路内の使用個所が定められる
。しかし、Ｍ（Ｊ８キャパシタは両端にＶＤＤ、Ｖ８Ｂ
電位に限らず他の電位を与えて使用することも可能であ
る◎即ら、Ａｔ配線３７の電位Ｖｓｓ７：ｒ：変えて使
用することができ −ることは勿論、たとえは第３図中
の基板電極頭載となるｎ 領域２ ％ｒ： Ａ Ｉ、配
線４とコンタクトさせないように１位置変更など２行な
つ℃基板７ｙｖｎＤ菫位Ｃ：すると共じＡｔ配線４【ニ
ジＤＤとは異なる電位を与えて使用できるので、ｔａｕ
ｓ−ＬＳＩ回路内の任意の個Ｐ〕丁で〜１［Ｊ８キャパ
シタを使用できる。
なることもな（、ゲート３６と基板１との間で放電が生
じて酸化膜３５か絶縁破壊を生じてピンホールが発生ず
るという現峨も生じることはない０この定め、大［＃］
Ｊ積のＭ （Ｊ ８キヤパシタでも商収率で製造できる
ようになり、しかもこの特質は従来の製造工程な変更す
ることなく得られるので好都合である０ なお、上口し第３図のキャパシタは、その一端が基板゛
電位ＶＤＤ と同一電位に定められているのでそれに応
じ″ＣＭｔＪ８−ＬＳＩ回路内の使用個所が定められる
。しかし、Ｍ（Ｊ８キャパシタは両端にＶＤＤ、Ｖ８Ｂ
電位に限らず他の電位を与えて使用することも可能であ
る◎即ら、Ａｔ配線３７の電位Ｖｓｓ７：ｒ：変えて使
用することができ −ることは勿論、たとえは第３図中
の基板電極頭載となるｎ 領域２ ％ｒ： Ａ Ｉ、配
線４とコンタクトさせないように１位置変更など２行な
つ℃基板７ｙｖｎＤ菫位Ｃ：すると共じＡｔ配線４【ニ
ジＤＤとは異なる電位を与えて使用できるので、ｔａｕ
ｓ−ＬＳＩ回路内の任意の個Ｐ〕丁で〜１［Ｊ８キャパ
シタを使用できる。
また１本発明の半導体装置は、ＭＣｌ５キヤパシタを咋
り込む際、ゲートの−ｇ１５ ｋ 、ゲートのイオンエ
ツチング時に既ｌ二半導体栽教上に存在しかつ当該基板
と電気的に接続されている九散韻域（二直接にコンタク
トしておき、基板ｉ二は上記ゲートの下方で上記コンタ
ク） Ｅｌｓとキャパシタの非ゲート側電極との間に〜
気的分１４１餉域を設けておくことを特徴とするもので
ぶり、その構造は前記実施例に限らず以下に述べるよう
な柚々の変形実施が可能であるＯ 第５図に示ＴＭＬ＋８キャパシタｆ：おいては。
り込む際、ゲートの−ｇ１５ ｋ 、ゲートのイオンエ
ツチング時に既ｌ二半導体栽教上に存在しかつ当該基板
と電気的に接続されている九散韻域（二直接にコンタク
トしておき、基板ｉ二は上記ゲートの下方で上記コンタ
ク） Ｅｌｓとキャパシタの非ゲート側電極との間に〜
気的分１４１餉域を設けておくことを特徴とするもので
ぶり、その構造は前記実施例に限らず以下に述べるよう
な柚々の変形実施が可能であるＯ 第５図に示ＴＭＬ＋８キャパシタｆ：おいては。
Ｐウェル５０内の１′＋餉域（電、極鎮域）５１および
ｎ＋鎮域（キャパシタの一方の電極）５２＋ にＡｔ配線５３ Ｙコンタクトし、基板１のｎ領域（１
’極餉域）５４にゲート５５の一端部を面接にコンタク
トすると基じＡｊａ配線６６をコンタクト下ることによ
って、酸化膜５７とＰウェル５０表面の反転層５８とを
利用してゲート５５とｎ＋頗職域５２の間でキャパシタ
を形成している。この場合、Ａｔ配線５６にはＶＤＤ電
位が与えられ、Ａｔ配線５３にはたとえばＶｓｓ′串位
か勺えられる。−なお、第５図中第３図と同一部分には
同一符号を＋１【、てその説明〉省略する０ま定、Ｐウ
ェル５０の電極頭載となるＰ＋領域５ノは省略［、ても
よい０また。酸化膜５７は凹部５８上において他の部分
よりも上方に突出しＣ厚（なっている。
ｎ＋鎮域（キャパシタの一方の電極）５２＋ にＡｔ配線５３ Ｙコンタクトし、基板１のｎ領域（１
’極餉域）５４にゲート５５の一端部を面接にコンタク
トすると基じＡｊａ配線６６をコンタクト下ることによ
って、酸化膜５７とＰウェル５０表面の反転層５８とを
利用してゲート５５とｎ＋頗職域５２の間でキャパシタ
を形成している。この場合、Ａｔ配線５６にはＶＤＤ電
位が与えられ、Ａｔ配線５３にはたとえばＶｓｓ′串位
か勺えられる。−なお、第５図中第３図と同一部分には
同一符号を＋１【、てその説明〉省略する０ま定、Ｐウ
ェル５０の電極頭載となるＰ＋領域５ノは省略［、ても
よい０また。酸化膜５７は凹部５８上において他の部分
よりも上方に突出しＣ厚（なっている。
第６図に示Ｔ Ｍｕ ｓキャパシタ≦：おいては。
基板１の凹部６０の両側に第］、第２のＰウェル６１．
６２を設け、第１のＰウェル６１内にその電極領域とな
るＰ＋鎮域６３およびゲート６４の一端部が直接にコン
タクトされるｎ＋Ｍ域６５を設け、これらのＰ＋領域６
ノとｎ＋餉域６５とゲート６４の−＠部にＡｔ配線６６
をコンタクトし、前記第２のＰウェル６２内にその電極
頭載となるＰ＋領域６２を設け、このＰ＋鎮域６７ Ｃ
：Ａ を配線６８をコンタクトＴることによって１反転
層を使用せずにゲート６４と酸化膜６９と第２のＰウェ
ル６２とによってキャパシタを形成している。この場合
、Ａｌｌ！１１２線６６にはたとえばＶｓｓ輌位が与え
られ、Ａｔ配線６８にはたとえはＶＤＤＩＥ位が与えら
れ、基板１にはその電極頭載（図示せず）を辿じてＶＤ
Ｄ−位が与えられる■そして、第１のＰウェル６１と第
２のＰウェル６２との間にｎ型基板１の一部が存在して
ｐｎ接合による分離が行なわれている。したがって、基
板１の凹部６０は必らずしも必要でなく、平担にしてお
いてもＰウエル６１ 、６Ｌ９間の“心気的分離が可能
である。
６２を設け、第１のＰウェル６１内にその電極領域とな
るＰ＋鎮域６３およびゲート６４の一端部が直接にコン
タクトされるｎ＋Ｍ域６５を設け、これらのＰ＋領域６
ノとｎ＋餉域６５とゲート６４の−＠部にＡｔ配線６６
をコンタクトし、前記第２のＰウェル６２内にその電極
頭載となるＰ＋領域６２を設け、このＰ＋鎮域６７ Ｃ
：Ａ を配線６８をコンタクトＴることによって１反転
層を使用せずにゲート６４と酸化膜６９と第２のＰウェ
ル６２とによってキャパシタを形成している。この場合
、Ａｌｌ！１１２線６６にはたとえばＶｓｓ輌位が与え
られ、Ａｔ配線６８にはたとえはＶＤＤＩＥ位が与えら
れ、基板１にはその電極頭載（図示せず）を辿じてＶＤ
Ｄ−位が与えられる■そして、第１のＰウェル６１と第
２のＰウェル６２との間にｎ型基板１の一部が存在して
ｐｎ接合による分離が行なわれている。したがって、基
板１の凹部６０は必らずしも必要でなく、平担にしてお
いてもＰウエル６１ 、６Ｌ９間の“心気的分離が可能
である。
第７図中第３すＭＵ８キャパシタにおいては。
第３図のＭ（Ｊ８キャパシタに比べてＰウェル３゜およ
びｎ＋餉域３２を省略し、Ｐ＋領域３１にゲ−）７０の
一端部を直接にコンタクトした点が異なり、その他は同
じであるから第７図中第３図と同一部分Ｃ二は同一符号
を付してその説明〉省ＩＩ！）する。
びｎ＋餉域３２を省略し、Ｐ＋領域３１にゲ−）７０の
一端部を直接にコンタクトした点が異なり、その他は同
じであるから第７図中第３図と同一部分Ｃ二は同一符号
を付してその説明〉省ＩＩ！）する。
上記第５図乃至第７図の各実施例において。
０ｉ］記イオンエツチング工程でゲート部分の正の電荷
はゲート部分が直接コンタクトし、ている拡散領域およ
び基板を通して大地に逃げるので。
はゲート部分が直接コンタクトし、ている拡散領域およ
び基板を通して大地に逃げるので。
第３因の実施例におけると同様に絶縁破壊現象が防止さ
れる。
れる。
また、上記各実施例のうちＰフェル餉域？使用してｎ型
基板から電気的Ｃ二分離したものは。
基板から電気的Ｃ二分離したものは。
このＰウェル叫域内Ｃ二おけるキャパシタの電極に基板
とは異なる部位を与えることができるので、ＭＩＪＩ９
−ＬＳＩ回路におけるキャパシタの相違が広くなる利点
がある◎ また、上記各実施例のうち、第１導電型（たとえばｎ＋
型）の拡散領域とこれとは逆の第２導電型（Ｐ＋型）の
拡散領域とに隣接して設けると共に、同電位（二設定す
るように共通のｋｔ配線ヲコンタクトし定ものについて
は、基板上に上記２種の拡散韻域２十分躊間して設ける
と共に各拡散餉域毎にＡｊ配線をコンタクトする場合に
比べて、ＡＬ配線数の減少および基板面積の減少乞図る
ことが可能である０ また。上記各実施例は、ｎ型基板を使用したが、これに
限られるものではなく、Ｐ型越板を使用し、前記各実施
例に準じてｎウエルレ設けてゲート酸化膜にコンタクト
することで実施でき、前記イオンエツチング工程でゲー
トの電位（：よりｎウェルとＰ型基板との接合が非破壊
的にプレークダウンヲ午じ、この経路？経てゲートから
基板へと正のめ荷が流れるので、ゲートが高電位Ｃ二な
ることはない口 〔発明の効果〕 上述したように本発明の半導体装ｋＣ＝よれは。
とは異なる部位を与えることができるので、ＭＩＪＩ９
−ＬＳＩ回路におけるキャパシタの相違が広くなる利点
がある◎ また、上記各実施例のうち、第１導電型（たとえばｎ＋
型）の拡散領域とこれとは逆の第２導電型（Ｐ＋型）の
拡散領域とに隣接して設けると共に、同電位（二設定す
るように共通のｋｔ配線ヲコンタクトし定ものについて
は、基板上に上記２種の拡散韻域２十分躊間して設ける
と共に各拡散餉域毎にＡｊ配線をコンタクトする場合に
比べて、ＡＬ配線数の減少および基板面積の減少乞図る
ことが可能である０ また。上記各実施例は、ｎ型基板を使用したが、これに
限られるものではなく、Ｐ型越板を使用し、前記各実施
例に準じてｎウエルレ設けてゲート酸化膜にコンタクト
することで実施でき、前記イオンエツチング工程でゲー
トの電位（：よりｎウェルとＰ型基板との接合が非破壊
的にプレークダウンヲ午じ、この経路？経てゲートから
基板へと正のめ荷が流れるので、ゲートが高電位Ｃ二な
ることはない口 〔発明の効果〕 上述したように本発明の半導体装ｋＣ＝よれは。
製造時におけるゲート形成の定めのイオンエッチングエ
）呈で、Ｍ（ＪＳキャパシタのゲートＣ：なる部分と半
導体基板との間の絶縁破壊が生じず。
）呈で、Ｍ（ＪＳキャパシタのゲートＣ：なる部分と半
導体基板との間の絶縁破壊が生じず。
人容殺のＭ（Ｊ８キャパシタ）＆ｔ’Ｅり込むことがで
き、商い収率で製造することができる口
き、商い収率で製造することができる口
第１図は従来のＭ（ＪＳキャパシタの断面構造を示Ｔ構
成説明図、第２図は＠］図のＭ（Ｊ８キャパシタの製造
時の一工程における絶縁破壊現象を説明するために示す
図、第３図は本発明に係る半導体装置の一実施例におけ
るＭ（３８キヤパシタの断面構造を示す構成説明図、第
４図は第３図の装置の製造時の一工程における絶縁破壊
現象が防止される状態を説明するために示す図、第５図
乃至第７図はそれぞれ本発明の他の実施例≦二おけるＭ
ＬＩ８キャパシタの断面構成説明図である□ １・・・半導体基板、２．３２．５２．５４゜６５・・
・ｎ＋拡散頗域、３．３１．５１．６３゜６７・・・Ｐ
＋拡散領域、４．３７．５３．５６゜６６．６８・・・
Ａｔ配線、３０．５０．６１．６２・・・Ｐウェル、１
３４．５８．６０・・・凹部、３５゜６７．６９・・・
ゲート酸化膜、３６．５５．６４・・・ゲート、４１・
・・コンタクト部口出鵬人代理人 弁理士 鈴 江 武
彦第１図 第３図 第５ＷＡ 第７図
成説明図、第２図は＠］図のＭ（Ｊ８キャパシタの製造
時の一工程における絶縁破壊現象を説明するために示す
図、第３図は本発明に係る半導体装置の一実施例におけ
るＭ（３８キヤパシタの断面構造を示す構成説明図、第
４図は第３図の装置の製造時の一工程における絶縁破壊
現象が防止される状態を説明するために示す図、第５図
乃至第７図はそれぞれ本発明の他の実施例≦二おけるＭ
ＬＩ８キャパシタの断面構成説明図である□ １・・・半導体基板、２．３２．５２．５４゜６５・・
・ｎ＋拡散頗域、３．３１．５１．６３゜６７・・・Ｐ
＋拡散領域、４．３７．５３．５６゜６６．６８・・・
Ａｔ配線、３０．５０．６１．６２・・・Ｐウェル、１
３４．５８．６０・・・凹部、３５゜６７．６９・・・
ゲート酸化膜、３６．５５．６４・・・ゲート、４１・
・・コンタクト部口出鵬人代理人 弁理士 鈴 江 武
彦第１図 第３図 第５ＷＡ 第７図
Claims (1)
- 【特許請求の範囲】 （］）ＭＩＪＳキャパシタを有し、このＭ（３８キヤパ
シタのゲートの一部が半導体基板の拡散領域に＠接にコ
ンタクトされており、上記ゲートの下方でゲートのコン
タクト部分とキャパシタの非ゲート側電極との間に軍気
的分離領域が形成されてなることｙｔｎ徴とする半導体
装置。 （２） 前記串゛気的分陥鋤、域は、ゲートの一部分
下の酸化膜の厚さを他の部分よりも十分大きくすること
によって形成されることケ特徴とする前記特許請求の範
囲第１Ｊｊ４記載の半導体装置。 （３）削記皐気的分離頑域は、半導体基板Ｃｐｎ接合を
設けることによって形成されることを特徴とする特許 体装置。 （４） 四ｄピ半導体基板において．前記ゲートの−
８１Ｓが直接にコンタクトされる弟ｌ尋竃型の拡散領
域およびこれとは逆の導電型ン有１−る第２導電型の拡
散領域が共通の配線により同電位｛二設定されることを
特徴とするｌｉ′ｉＪ記特許請求の範囲第１項記載の半
導体装置。 （５） 前記弟１４竃型の拡散領域および第２導市型
の拡散哨域は隣接して形成されることを特徴とする前記
特許請求の範囲第４項記載の半導体装置● （６）前記半導体基板｛二形成されるキャパシタの一方
の鴫；極は．上記基板の導電型とは逆の等電型のウエル
領域【二形成されることを特徴とする前記特許關一求の
範囲第１項記載の半導体装置。 （７） 前記半導体基板はｎ型．前記ワエル饋域はＰ
型であることを特徴とする前記特ｔ＋―求の範囲第６項
記載の半導体装置口
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175603A JPS5965461A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57175603A JPS5965461A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5965461A true JPS5965461A (ja) | 1984-04-13 |
Family
ID=15998974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57175603A Pending JPS5965461A (ja) | 1982-10-06 | 1982-10-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5965461A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132278A (en) * | 1977-04-22 | 1978-11-17 | Sony Corp | Semiconductor capacity element |
| JPS5633879A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Propective diode |
| JPS5681966A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Input protecting circuit for semiconductor device |
| JPS56158466A (en) * | 1980-05-13 | 1981-12-07 | Nec Corp | Semiconductor device |
-
1982
- 1982-10-06 JP JP57175603A patent/JPS5965461A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132278A (en) * | 1977-04-22 | 1978-11-17 | Sony Corp | Semiconductor capacity element |
| JPS5633879A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Propective diode |
| JPS5681966A (en) * | 1979-12-08 | 1981-07-04 | Toshiba Corp | Input protecting circuit for semiconductor device |
| JPS56158466A (en) * | 1980-05-13 | 1981-12-07 | Nec Corp | Semiconductor device |
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