JPH02298068A - 半導体集積装置 - Google Patents
半導体集積装置Info
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- JPH02298068A JPH02298068A JP11901889A JP11901889A JPH02298068A JP H02298068 A JPH02298068 A JP H02298068A JP 11901889 A JP11901889 A JP 11901889A JP 11901889 A JP11901889 A JP 11901889A JP H02298068 A JPH02298068 A JP H02298068A
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- mos capacitor
- gate electrode
- source electrode
- insulating film
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- Pending
Links
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積装置に関するものである。
従来の技ｔ１ｊ
近年、半導体集積装置を構成するデバイスの微細化が進
む一方で、電気的な耐圧低下が問題となり、その改善方
法はデバイス構造やレイアウト方法、製造工程に及んで
いる。以下に従来の半導体集積装置のレイアウトと製造
工程における静電破壊防止方法について図面を参照しな
がら説明する。
む一方で、電気的な耐圧低下が問題となり、その改善方
法はデバイス構造やレイアウト方法、製造工程に及んで
いる。以下に従来の半導体集積装置のレイアウトと製造
工程における静電破壊防止方法について図面を参照しな
がら説明する。
半導体集積装置の製造工程において、半導体基板内への
イオン注入が行われる。例えば、ＭＯ８構造の素子を形
成する場合、ゲート電極を注入マスクとして用いること
が行なわれている。−例として、Ｐ型半導体基板上に正
のイオン注入を行なってＮ型ＭＯ３構造の素子を形成す
る場合をのべる。第２図に、従来の半導体集積装置のレ
イアウトの一部であるキャパシタ形成部分を示す。５は
ゲート電極、６は素子分離領域、７はコンタクトホール
、８は金属配線である。また第３図はイオン注入工程の
模式図であり、９はＰ型半導体基板、１０は拡散層形成
領域、１１は絶縁膜、１２はゲート電極、１３は正イオ
ン、１４は高圧電極、１５は高圧電源、１６は高圧電極
、１７は高圧電源、１８は電子である。正のイオンの注
入は高圧電極１４とＰ型半導体基板９との間に高圧電源
１５によって電圧を加え、イオンを電界加速して行なう
ものである。第２図に示す様なＭＯ８キャパシタの場合
、ゲート電極５に正のイオンがトラップされ、同ゲート
電極５は基板に対して高い電位をもち、これが静電破壊
を起したり、あるいは静電破壊を起こす原因となるゲー
ト絶縁膜への欠陥発生を生じていた。
イオン注入が行われる。例えば、ＭＯ８構造の素子を形
成する場合、ゲート電極を注入マスクとして用いること
が行なわれている。−例として、Ｐ型半導体基板上に正
のイオン注入を行なってＮ型ＭＯ３構造の素子を形成す
る場合をのべる。第２図に、従来の半導体集積装置のレ
イアウトの一部であるキャパシタ形成部分を示す。５は
ゲート電極、６は素子分離領域、７はコンタクトホール
、８は金属配線である。また第３図はイオン注入工程の
模式図であり、９はＰ型半導体基板、１０は拡散層形成
領域、１１は絶縁膜、１２はゲート電極、１３は正イオ
ン、１４は高圧電極、１５は高圧電源、１６は高圧電極
、１７は高圧電源、１８は電子である。正のイオンの注
入は高圧電極１４とＰ型半導体基板９との間に高圧電源
１５によって電圧を加え、イオンを電界加速して行なう
ものである。第２図に示す様なＭＯ８キャパシタの場合
、ゲート電極５に正のイオンがトラップされ、同ゲート
電極５は基板に対して高い電位をもち、これが静電破壊
を起したり、あるいは静電破壊を起こす原因となるゲー
ト絶縁膜への欠陥発生を生じていた。
そこで、この対策として、従来の技術では、第３図に示
す様に寓圧電極１６と高圧電源１７によって半導体基板
表面に電子１８をふりそそぎ（以下エレクトロンシャワ
ーと呼ぶ）、ゲート電極中に帯電した電荷を中和するこ
とによって、静電破壊が起らないようにしている。
す様に寓圧電極１６と高圧電源１７によって半導体基板
表面に電子１８をふりそそぎ（以下エレクトロンシャワ
ーと呼ぶ）、ゲート電極中に帯電した電荷を中和するこ
とによって、静電破壊が起らないようにしている。
発明が解決しようとする課題
前記従来例の半導体集積装置とその製造方法において、
ゲート電極に帯電する電荷量とこれを中和するエレクト
ロンシャワーの電荷量を等しい値に保つことは困難であ
り、エレクトロンシャワーを行なっても帯電が発生し、
絶縁膜への欠陥発生を誘発していた。従って、本発明の
目的は問題となるＭＯＳキャパシタ近傍に新たなパター
ンを追加することにより絶縁膜欠陥の発生を防止するも
のである。
ゲート電極に帯電する電荷量とこれを中和するエレクト
ロンシャワーの電荷量を等しい値に保つことは困難であ
り、エレクトロンシャワーを行なっても帯電が発生し、
絶縁膜への欠陥発生を誘発していた。従って、本発明の
目的は問題となるＭＯＳキャパシタ近傍に新たなパター
ンを追加することにより絶縁膜欠陥の発生を防止するも
のである。
課題を解決するための手段
上記間層点を解決するために、本発明の半導体集積装置
は、半導体基板上に形成され、ソース電極とゲート電極
がそれぞれ別ノードに接続されたＭＯＳキャパシタの近
傍の半導体基板上に、ソース電極とゲート電極とが同一
ノードに接続されたＭＯＳキャパシタを有するものであ
る。
は、半導体基板上に形成され、ソース電極とゲート電極
がそれぞれ別ノードに接続されたＭＯＳキャパシタの近
傍の半導体基板上に、ソース電極とゲート電極とが同一
ノードに接続されたＭＯＳキャパシタを有するものであ
る。
作用
この構成により、ＭＯＳ構造の素子、例えばＭＯＳキャ
パシタにおけるソース電極とゲート電極との間の絶縁膜
において、製造中に静電破壊による欠陥の発生率低下が
可能となり、半導体集積装置の歩留り向上を図ることが
可能となる。
パシタにおけるソース電極とゲート電極との間の絶縁膜
において、製造中に静電破壊による欠陥の発生率低下が
可能となり、半導体集積装置の歩留り向上を図ることが
可能となる。
実施例
以下に本発明の実施例について図面を参照しながら説明
する。第１図は本発明の半導体集積装置のＭＯＳキャパ
シタ部分のレイアウトを示したものである。ＭＯＳキャ
パシタ１は従来例で用いたものと同様の構造をもちソー
ス電極とゲート電極とがそれぞれ別ノードに接続された
もの、ＭＯＳキャパシタ２は、ＭＯＳキャパ゛シタ１と
同一の構造を有し、ソース電極とゲート電極とが同一ノ
ードに接続されたものである。ＭＯＳキャパシタの絶縁
膜の欠陥発生は面積の大きいものから起ることが知られ
ており、ＭＯＳキャパシタ２はＭＯＳキャパシタ１より
も面積が大きいほど有効である。それによって、ＭＯＳ
キャパシタ２はＭＯＳキャパシタ１よりも絶縁膜欠陥の
発生率が高くなる。ＭＯＳキャパシタ２は、ゲート電極
とソース電極とが同一ノードに接続されているため、絶
縁膜に欠陥が発生しても半導体集積装置の動作に影響を
及ぼすことはない。上記の理由から、ＭＯＳキャパシタ
１の近傍にＭＯＳキャパシタ２を形成することは、ＭＯ
Ｓキャパシタ１の絶縁膜の欠陥発生を防止するのに有効
な対策である。
する。第１図は本発明の半導体集積装置のＭＯＳキャパ
シタ部分のレイアウトを示したものである。ＭＯＳキャ
パシタ１は従来例で用いたものと同様の構造をもちソー
ス電極とゲート電極とがそれぞれ別ノードに接続された
もの、ＭＯＳキャパシタ２は、ＭＯＳキャパ゛シタ１と
同一の構造を有し、ソース電極とゲート電極とが同一ノ
ードに接続されたものである。ＭＯＳキャパシタの絶縁
膜の欠陥発生は面積の大きいものから起ることが知られ
ており、ＭＯＳキャパシタ２はＭＯＳキャパシタ１より
も面積が大きいほど有効である。それによって、ＭＯＳ
キャパシタ２はＭＯＳキャパシタ１よりも絶縁膜欠陥の
発生率が高くなる。ＭＯＳキャパシタ２は、ゲート電極
とソース電極とが同一ノードに接続されているため、絶
縁膜に欠陥が発生しても半導体集積装置の動作に影響を
及ぼすことはない。上記の理由から、ＭＯＳキャパシタ
１の近傍にＭＯＳキャパシタ２を形成することは、ＭＯ
Ｓキャパシタ１の絶縁膜の欠陥発生を防止するのに有効
な対策である。
発明の効果
以上の様に、本発明によれば半導体基板上に形成され、
ソース電極とゲート電極とがそれぞれ別ノードに接続さ
れた第１のＭＯＳキャパシタと、前記ＭＯＳキャパシタ
近傍の半導体基板上に前記ＭＯＳキャパシタと同一構造
を有し、ソース電極とゲート電極が同一ノードに接続さ
れた第２のＭＯＳキャパシタとを形成し、かつ後者の第
２のＭＯＳキャパシタを前者の第１のＭＯＳキャパシタ
より大きな面積にすることにより絶縁膜の欠陥の発生率
を上げ、前者のＭＯＳキャパシタの絶縁膜に欠陥が発生
するのを防止することが可能となり、半導体集積装置の
歩留り向上を図ることができる。
ソース電極とゲート電極とがそれぞれ別ノードに接続さ
れた第１のＭＯＳキャパシタと、前記ＭＯＳキャパシタ
近傍の半導体基板上に前記ＭＯＳキャパシタと同一構造
を有し、ソース電極とゲート電極が同一ノードに接続さ
れた第２のＭＯＳキャパシタとを形成し、かつ後者の第
２のＭＯＳキャパシタを前者の第１のＭＯＳキャパシタ
より大きな面積にすることにより絶縁膜の欠陥の発生率
を上げ、前者のＭＯＳキャパシタの絶縁膜に欠陥が発生
するのを防止することが可能となり、半導体集積装置の
歩留り向上を図ることができる。
第１図は本発明の半導体集積装置のＭＯＳキャパシタ部
分のレイアウト図、第２図は従来例の半導体集積装置の
ＭＯＳキャパシタ部分のレイアウト図、第３図は従来例
の半導体集積装置の製造工程における静電破壊防止方法
を示した模式図である。 １・・・・・・ゲート電極、２・・・・・・素子分離領
域、３・・・・・・コンタクトホール、４・・・・・・
金属配線。
分のレイアウト図、第２図は従来例の半導体集積装置の
ＭＯＳキャパシタ部分のレイアウト図、第３図は従来例
の半導体集積装置の製造工程における静電破壊防止方法
を示した模式図である。 １・・・・・・ゲート電極、２・・・・・・素子分離領
域、３・・・・・・コンタクトホール、４・・・・・・
金属配線。
Claims (1)
- 半導体基板上に形成され、ソース電極とゲート電極と
がそれぞれ別ノードに接続された第１のＭＯＳキャパシ
タおよび、前記ＭＯＳキャパシタの近傍にソース電極と
ゲート電極とが同一ノードに接続された第２のＭＯＳキ
ャパシタを有する半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11901889A JPH02298068A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11901889A JPH02298068A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02298068A true JPH02298068A (ja) | 1990-12-10 |
Family
ID=14750949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11901889A Pending JPH02298068A (ja) | 1989-05-12 | 1989-05-12 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02298068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7608880B2 (en) * | 2005-01-18 | 2009-10-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a peripheral region including operating capacitors |
-
1989
- 1989-05-12 JP JP11901889A patent/JPH02298068A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7608880B2 (en) * | 2005-01-18 | 2009-10-27 | Samsung Electronics Co., Ltd. | Semiconductor memory device having a peripheral region including operating capacitors |
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