JPS596558A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS596558A JPS596558A JP57115833A JP11583382A JPS596558A JP S596558 A JPS596558 A JP S596558A JP 57115833 A JP57115833 A JP 57115833A JP 11583382 A JP11583382 A JP 11583382A JP S596558 A JPS596558 A JP S596558A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- chip
- output
- state output
- state
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明状、３ステート出力バツフアと、７リツプ・７
０ツブ等の蓄積回路とを同一チップ上に構成した集積回
路に関する。
０ツブ等の蓄積回路とを同一チップ上に構成した集積回
路に関する。
く背景〉
従来３ステート出力バツフアと、７リツプψフロツプ等
の蓄積回路とを同一チップ上に構成した集積回路が実用
化されているが、３ステート出力バツフアが接続される
バス回路において、各チップに供給される入出力切換信
号に時間的ずれが生するとき、過渡的に同時に複数の３
ステート出力バツフアが出力状態となシうる。このとき
、出力状態に応じて過大な電流が３ステート出力トラン
ジスタを介してアースに流れ、チップ内のアース電位が
上昇して同一チップ内の７リツプ・フロップ等の蓄積回
路の状態が反転又は、他の入力信号に対する１−ジンが
減少して誤動作の原因となっている。
の蓄積回路とを同一チップ上に構成した集積回路が実用
化されているが、３ステート出力バツフアが接続される
バス回路において、各チップに供給される入出力切換信
号に時間的ずれが生するとき、過渡的に同時に複数の３
ステート出力バツフアが出力状態となシうる。このとき
、出力状態に応じて過大な電流が３ステート出力トラン
ジスタを介してアースに流れ、チップ内のアース電位が
上昇して同一チップ内の７リツプ・フロップ等の蓄積回
路の状態が反転又は、他の入力信号に対する１−ジンが
減少して誤動作の原因となっている。
この障害は、集積度が増加し、かつ同時動作回路数が増
大するにりれて顕著に表われる。又、パスの配線長が長
い場合や負荷容量の大きい場合特に問題となる。
大するにりれて顕著に表われる。又、パスの配線長が長
い場合や負荷容量の大きい場合特に問題となる。
〈発明の概要〉
この発明の目的はフリップ・フロップ等蓄積回路と３ス
テート出力バツフアとを同一チップ上に構成した集積回
路において、前記誤動作の原因を除去した集積回路を提
供することにある。
テート出力バツフアとを同一チップ上に構成した集積回
路において、前記誤動作の原因を除去した集積回路を提
供することにある。
この発明によれば３ステ一ト出カ回路の電源供給端子と
、フリップ・フロップなどの蓄積回路を含む論理回路部
への電源供給端子及び電源供給配線とをチップ上で完全
に分離させる。
、フリップ・フロップなどの蓄積回路を含む論理回路部
への電源供給端子及び電源供給配線とをチップ上で完全
に分離させる。
くバス制御回路〉
第１図は通常のパス制御回路を示す。第１図において１
及び２は３ステ一ト出力回路を有するチップでアシ、そ
れぞれの出力端子又は入出力兼用端子はバス３に接続さ
れている。入出力制御信号４は、バス３に接続されてい
る３ステ一ト出力回路１，２の出力状態を制御する信号
であ）、図ではバス３に接続されている３ステ一′ト出
力回路１．２のいずれか一つを出力状態にし、他の３ス
テ一ト出力回路はノ・イ・インピーダンス状態とする。
及び２は３ステ一ト出力回路を有するチップでアシ、そ
れぞれの出力端子又は入出力兼用端子はバス３に接続さ
れている。入出力制御信号４は、バス３に接続されてい
る３ステ一ト出力回路１，２の出力状態を制御する信号
であ）、図ではバス３に接続されている３ステ一′ト出
力回路１．２のいずれか一つを出力状態にし、他の３ス
テ一ト出力回路はノ・イ・インピーダンス状態とする。
しかしながら第１図の例において、チップ１とチップ２
との３ステート出力状ａｔ−全く同時に切り換えること
は非盾に困難であシ、過渡的にチップ１とチップ２との
３ステート出力が同時に出力状態となシ、いずれか一方
の出力が高レベル、他の出力が低レベルのとき、高レベ
ル出力のチップから低レベルチップの出力に過渡的に電
流が流れ込み、アース電位が上昇してそのチップに含ま
れるフリップ−フロップ等のマージンが減って誤動作の
原因となる。
との３ステート出力状ａｔ−全く同時に切り換えること
は非盾に困難であシ、過渡的にチップ１とチップ２との
３ステート出力が同時に出力状態となシ、いずれか一方
の出力が高レベル、他の出力が低レベルのとき、高レベ
ル出力のチップから低レベルチップの出力に過渡的に電
流が流れ込み、アース電位が上昇してそのチップに含ま
れるフリップ−フロップ等のマージンが減って誤動作の
原因となる。
〈実施例〉
第２図はこの発明の集積回路の例を示す。集積回路１０
は、フリップ・フロップ等の蓄積回路を含む入力端子１
３を有する論理回路部１１と、論理回路１１の出力を入
力とし出力端子１４に接続されている３ステ一ト出力回
路部１２とを含み、論理回路部１１ヘノ電源供給端子１
５ （ＶＣＣＩ ） 、 １６ （ＧＮＤｌ ） ト、
３ス・テート出力回路１２への電源供給端子１７ （Ｖ
ＣＣ２）。
は、フリップ・フロップ等の蓄積回路を含む入力端子１
３を有する論理回路部１１と、論理回路１１の出力を入
力とし出力端子１４に接続されている３ステ一ト出力回
路部１２とを含み、論理回路部１１ヘノ電源供給端子１
５ （ＶＣＣＩ ） 、 １６ （ＧＮＤｌ ） ト、
３ス・テート出力回路１２への電源供給端子１７ （Ｖ
ＣＣ２）。
ＩＪ（ＧＮＤ２）はチップ上で完全に分離された構成と
されている。対応する同一電位端子１５ 、１７及び１
６゜１８はそれぞれチップ外のよシ低インピーダンスの
ラインで接続される。
されている。対応する同一電位端子１５ 、１７及び１
６゜１８はそれぞれチップ外のよシ低インピーダンスの
ラインで接続される。
この発明の集積回路において、出力端子１４からの過渡
電流は電源供給端子１Ｂを介してのみ流れ、電源供給端
子１６には流れない。この結果電源供給端子１８のアー
ス電位変動は論理回路部１１には影響を与えず、前記従
来回路の問題点が解決される。
電流は電源供給端子１Ｂを介してのみ流れ、電源供給端
子１６には流れない。この結果電源供給端子１８のアー
ス電位変動は論理回路部１１には影響を与えず、前記従
来回路の問題点が解決される。
この発明は、以上説明したように、３ステ一ト出力回路
と、クリップ・フロップを含む論理回路部の電源とを分
離することによって、過渡電流にヨルアース電位変動に
起因するノイズマージンの低下、誤動作を防止できる。
と、クリップ・フロップを含む論理回路部の電源とを分
離することによって、過渡電流にヨルアース電位変動に
起因するノイズマージンの低下、誤動作を防止できる。
第１図は通常のパス制御回路を示す図、第２図はこの発
明による集積回路の一例を示す図である。 １．２・・・３ステート出力を有するチップ、３・・・
パスライン、４・・・入出力切換信号、１１・・・フリ
ップ・フロップを含む論理回路部、１２・・・３ステ一
ト出力回路部、１３・・・入力端子、１４・・・出力端
子、１５ 、１６ 、１７ 、１８・・・電源供給端子
。 特許出願人 日本電気株式会社 代理人 草野 卓
明による集積回路の一例を示す図である。 １．２・・・３ステート出力を有するチップ、３・・・
パスライン、４・・・入出力切換信号、１１・・・フリ
ップ・フロップを含む論理回路部、１２・・・３ステ一
ト出力回路部、１３・・・入力端子、１４・・・出力端
子、１５ 、１６ 、１７ 、１８・・・電源供給端子
。 特許出願人 日本電気株式会社 代理人 草野 卓
Claims (1)
- （１）３ステ一ト出力回路と、フリップ・フロップなど
の蓄積回路とを同一チップ上に含む集積回路において、
前記３ステ一ト出力回路の電源供給端子と、前記蓄積回
路を含む論理回路部の電源供給端子、及び電源供給配線
とをチップ上で完全に分離させたことを特徴とする集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115833A JPS596558A (ja) | 1982-07-02 | 1982-07-02 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115833A JPS596558A (ja) | 1982-07-02 | 1982-07-02 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596558A true JPS596558A (ja) | 1984-01-13 |
Family
ID=14672242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115833A Pending JPS596558A (ja) | 1982-07-02 | 1982-07-02 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596558A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225998A (ja) * | 1985-03-29 | 1986-10-07 | Pioneer Electronic Corp | スピ−カ用振動板 |
-
1982
- 1982-07-02 JP JP57115833A patent/JPS596558A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61225998A (ja) * | 1985-03-29 | 1986-10-07 | Pioneer Electronic Corp | スピ−カ用振動板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4985644A (en) | Output buffer semiconductor and method for controlling current flow in an output switching device | |
| EP0260389B1 (en) | Off-chip driver circuits | |
| JPS6129068B2 (ja) | ||
| JPS583183A (ja) | 半導体装置の出力回路 | |
| US4777623A (en) | Semiconductor memory device having initialization transistor | |
| JPH0527285B2 (ja) | ||
| JPS60170100A (ja) | Ｃｍｏｓ半導体集積回路 | |
| JP3436400B2 (ja) | 半導体集積回路装置 | |
| US4503341A (en) | Power-down inverter circuit | |
| JPH03158018A (ja) | 入力回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control | |
| JPS596558A (ja) | 集積回路 | |
| US4467455A (en) | Buffer circuit | |
| JPH03175730A (ja) | 出力バツフア | |
| US5382842A (en) | Composite logic circuit with bipolar transistor-complementary field effect transistor | |
| JPH04373310A (ja) | 出力バッファ回路 | |
| JPH05315902A (ja) | Ｅｃｌラッチ回路 | |
| JPH04242319A (ja) | Ｃｍｏｓ集積回路 | |
| JPS5869121A (ja) | 半導体集積回路 | |
| KR0154729B1 (ko) | 노이즈발생을 억제하는 소형컴퓨터 시스템 인터페이스 셀 | |
| JPH0718187Y2 (ja) | Ｃｍｏｓ回路を含む電子装置 | |
| JPS6281118A (ja) | 入出力回路 | |
| JP2000209083A (ja) | 集積回路 | |
| JPS6216616A (ja) | 半導体集積回路 | |
| JPH01164119A (ja) | レベル変換入力回路 |