JPH04373310A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- JPH04373310A JPH04373310A JP3151253A JP15125391A JPH04373310A JP H04373310 A JPH04373310 A JP H04373310A JP 3151253 A JP3151253 A JP 3151253A JP 15125391 A JP15125391 A JP 15125391A JP H04373310 A JPH04373310 A JP H04373310A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は複数のトランジスタを
並列接続して構成した出力バッファ部を有する出力バッ
ファ回路に関するものである。
並列接続して構成した出力バッファ部を有する出力バッ
ファ回路に関するものである。
【０００２】
【従来の技術】図２は従来のＣＭＯＳトライステート出
力バッファ回路を示す回路図である。同図に示すように
、内部回路において、データ入力端子１がＮＡＮＤ回路
５の一方の入力端子とＮＯＲ回路６の一方の入力端子に
接続されている。また、コントロール信号入力端子２が
インバータ回路４の入力端子に接続されており、インバ
ータ回路４の出力端子とコントロール信号入力端子２が
それぞれ、ＮＡＮＤ回路５の他方の入力端子とＮＯＲ回
路６の他方の入力端子に接続されている。さらに、ＮＡ
ＮＤ回路５の出力端子がインバータ回路７の入力端子に
、ＮＯＲ回路６の出力端子がインバータ回路８の入力端
子にそれぞれ接続されている。
力バッファ回路を示す回路図である。同図に示すように
、内部回路において、データ入力端子１がＮＡＮＤ回路
５の一方の入力端子とＮＯＲ回路６の一方の入力端子に
接続されている。また、コントロール信号入力端子２が
インバータ回路４の入力端子に接続されており、インバ
ータ回路４の出力端子とコントロール信号入力端子２が
それぞれ、ＮＡＮＤ回路５の他方の入力端子とＮＯＲ回
路６の他方の入力端子に接続されている。さらに、ＮＡ
ＮＤ回路５の出力端子がインバータ回路７の入力端子に
、ＮＯＲ回路６の出力端子がインバータ回路８の入力端
子にそれぞれ接続されている。
【０００３】また、インバータ回路７，８の出力端子が
出力バッファ部内のインバータ回路９，１０の入力端子
にそれぞれ接続されている。さらに、インバータ回路９
の出力端子が駆動能力の高いＰｃｈＭＯＳトランジスタ
１１のゲートに、インバータ回路１０の出力端子が駆動
能力の高いＮｃｈＭＯＳトランジスタ１２のゲートに接
続されている。ＰｃｈＭＯＳトランジスタ１１のソース
は電源端子ＶＤＤに接続されており、ＮｃｈＭＯＳトラ
ンジスタ１２のソースは接地端子ＧＮＤに接続されてい
る。また、ＰｃｈＭＯＳトランジスタ１１のドレインと
ＮｃｈＭＯＳトランジスタ１２のドレインが接続されて
おり、その接続点はさらに、出力端子３に接続されてい
る。
出力バッファ部内のインバータ回路９，１０の入力端子
にそれぞれ接続されている。さらに、インバータ回路９
の出力端子が駆動能力の高いＰｃｈＭＯＳトランジスタ
１１のゲートに、インバータ回路１０の出力端子が駆動
能力の高いＮｃｈＭＯＳトランジスタ１２のゲートに接
続されている。ＰｃｈＭＯＳトランジスタ１１のソース
は電源端子ＶＤＤに接続されており、ＮｃｈＭＯＳトラ
ンジスタ１２のソースは接地端子ＧＮＤに接続されてい
る。また、ＰｃｈＭＯＳトランジスタ１１のドレインと
ＮｃｈＭＯＳトランジスタ１２のドレインが接続されて
おり、その接続点はさらに、出力端子３に接続されてい
る。
【０００４】次に動作について説明する。まず、内部回
路内の動作について説明する。コントロール信号入力端
子２から与えられるコントロール信号が“Ｌ”レベルの
ときは、インバータ回路４の出力端子から出力される信
号は“Ｈ”レベルとなり、ＮＡＮＤ回路５，ＮＯＲ回路
６の一方の入力端子にはそれぞれ“Ｈ”レベル，“Ｌ”
レベルの信号が与えられる。
路内の動作について説明する。コントロール信号入力端
子２から与えられるコントロール信号が“Ｌ”レベルの
ときは、インバータ回路４の出力端子から出力される信
号は“Ｈ”レベルとなり、ＮＡＮＤ回路５，ＮＯＲ回路
６の一方の入力端子にはそれぞれ“Ｈ”レベル，“Ｌ”
レベルの信号が与えられる。
【０００５】したがって、データ入力端子１から入力さ
れるデータが“Ｌ”レベルであれば、ＮＡＮＤ回路５，
ＮＯＲ回路６の出力端子からはそれぞれ“Ｈ”レベル，
“Ｌ”レベルの信号が出力される。この信号がインバー
タ回路７，８によって反転され、インバータ回路７，８
の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”レベル
の信号が出力される。このインバータ回路７，８の出力
端子からそれぞれ出力される“Ｌ”レベル，“Ｈ”レベ
ルの信号が出力バッファ回路内のインバータ回路９，１
０それぞれの入力端子に与えられる。
れるデータが“Ｌ”レベルであれば、ＮＡＮＤ回路５，
ＮＯＲ回路６の出力端子からはそれぞれ“Ｈ”レベル，
“Ｌ”レベルの信号が出力される。この信号がインバー
タ回路７，８によって反転され、インバータ回路７，８
の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”レベル
の信号が出力される。このインバータ回路７，８の出力
端子からそれぞれ出力される“Ｌ”レベル，“Ｈ”レベ
ルの信号が出力バッファ回路内のインバータ回路９，１
０それぞれの入力端子に与えられる。
【０００６】出力バッファ回路内のインバータ回路９，
１０からはそれぞれ、“Ｈ”レベル，“Ｌ”レベルの信
号が出力され、これがそれぞれＰｃｈＭＯＳトランジス
タ１１，ＮｃｈＭＯＳトランジスタ１２のゲートに与え
られる。したがって、ＰｃｈＭＯＳトランジスタ１１は
遮断され、ＮｃｈＭＯＳトランジスタ１２は導通する。 ＮｃｈＭＯＳトランジスタ１２の導通により、ＮｃｈＭ
ＯＳトランジスタ１２のソースに与えられている接地端
子ＧＮＤからの低電位が出力端子３から出力される。
１０からはそれぞれ、“Ｈ”レベル，“Ｌ”レベルの信
号が出力され、これがそれぞれＰｃｈＭＯＳトランジス
タ１１，ＮｃｈＭＯＳトランジスタ１２のゲートに与え
られる。したがって、ＰｃｈＭＯＳトランジスタ１１は
遮断され、ＮｃｈＭＯＳトランジスタ１２は導通する。 ＮｃｈＭＯＳトランジスタ１２の導通により、ＮｃｈＭ
ＯＳトランジスタ１２のソースに与えられている接地端
子ＧＮＤからの低電位が出力端子３から出力される。
【０００７】逆に、データ入力端子１から入力されるデ
ータが“Ｈ”レベルであれば、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”
レベルの信号が出力される。この信号がインバータ回路
７，８によって反転され、インバータ回路７，８の出力
端子からはそれぞれ“Ｈ”レベル，“Ｌ”レベルの信号
が出力される。このインバータ回路７，８の出力端子か
らそれぞれ出力される“Ｈ”レベル，“Ｌ”レベルの信
号が出力バッファ回路内のインバータ回路９，１０それ
ぞれの入力端子に与えられる。
ータが“Ｈ”レベルであれば、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”
レベルの信号が出力される。この信号がインバータ回路
７，８によって反転され、インバータ回路７，８の出力
端子からはそれぞれ“Ｈ”レベル，“Ｌ”レベルの信号
が出力される。このインバータ回路７，８の出力端子か
らそれぞれ出力される“Ｈ”レベル，“Ｌ”レベルの信
号が出力バッファ回路内のインバータ回路９，１０それ
ぞれの入力端子に与えられる。
【０００８】出力バッファ回路内のインバータ回路９，
１０からはそれぞれ、“Ｌ”レベル，“Ｈ”レベルの信
号が出力され、これがＰｃｈＭＯＳトランジスタ１１，
ＮｃｈＭＯＳトランジスタ１２のゲートに与えられる。 したがって、ＰｃｈＭＯＳトランジスタ１１は導通し、
ＮｃｈＭＯＳトランジスタ１２は遮断される。ＰｃｈＭ
ＯＳトランジスタ１１の導通により、ＰｃｈＭＯＳトラ
ンジスタ１１のソースに与えられている電源端子ＶＤＤ
からの高電位が出力端子３から出力される。
１０からはそれぞれ、“Ｌ”レベル，“Ｈ”レベルの信
号が出力され、これがＰｃｈＭＯＳトランジスタ１１，
ＮｃｈＭＯＳトランジスタ１２のゲートに与えられる。 したがって、ＰｃｈＭＯＳトランジスタ１１は導通し、
ＮｃｈＭＯＳトランジスタ１２は遮断される。ＰｃｈＭ
ＯＳトランジスタ１１の導通により、ＰｃｈＭＯＳトラ
ンジスタ１１のソースに与えられている電源端子ＶＤＤ
からの高電位が出力端子３から出力される。
【０００９】一方、コントロール信号入力端子２から与
えられるコントロール信号が“Ｈ”レベルのときは、イ
ンバータ回路４の出力端子から出力される信号は“Ｌ”
レベルとなり、ＮＡＮＤ回路５，ＮＯＲ回路６の一方の
入力端子にはそれぞれ“Ｌ”レベル，“Ｈ”レベルの信
号が与えられる。したがって、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子から出力される信号はそれぞれ“Ｈ”
レベル，“Ｌ”レベルとなる。ＮＡＮＤ回路５の出力端
子から出力される信号はインバータ回路７，９で２度反
転されるので、インバータ回路９の出力端子からは“Ｈ
”レベルの信号が出力され、これがＰｃｈＭＯＳトラン
ジスタ１１のゲートに与えられる。同じように、ＮＯＲ
回路６の出力端子から出力される信号はインバータ回路
８，インバータ回路１０で２度反転されるので、インバ
ータ回路１０の出力端子からは“Ｌ”レベルの信号が出
力され、これがＮｃｈＭＯＳトランジスタ１２のゲート
に与えられる。したがって、ＰｃｈＭＯＳトランジスタ
１１，ＮｃｈＭＯＳトランジスタ１２はともに遮断され
、出力端子３はハイインピーダンス状態になる。
えられるコントロール信号が“Ｈ”レベルのときは、イ
ンバータ回路４の出力端子から出力される信号は“Ｌ”
レベルとなり、ＮＡＮＤ回路５，ＮＯＲ回路６の一方の
入力端子にはそれぞれ“Ｌ”レベル，“Ｈ”レベルの信
号が与えられる。したがって、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子から出力される信号はそれぞれ“Ｈ”
レベル，“Ｌ”レベルとなる。ＮＡＮＤ回路５の出力端
子から出力される信号はインバータ回路７，９で２度反
転されるので、インバータ回路９の出力端子からは“Ｈ
”レベルの信号が出力され、これがＰｃｈＭＯＳトラン
ジスタ１１のゲートに与えられる。同じように、ＮＯＲ
回路６の出力端子から出力される信号はインバータ回路
８，インバータ回路１０で２度反転されるので、インバ
ータ回路１０の出力端子からは“Ｌ”レベルの信号が出
力され、これがＮｃｈＭＯＳトランジスタ１２のゲート
に与えられる。したがって、ＰｃｈＭＯＳトランジスタ
１１，ＮｃｈＭＯＳトランジスタ１２はともに遮断され
、出力端子３はハイインピーダンス状態になる。
【００１０】このように、コントロール信号入力端子２
から入力されるコントロール信号が“Ｌ”レベルのとき
は、データ入力端子１から入力される信号に応じた信号
が駆動能力の高い出力バッファ部内の最終段のＣＭＯＳ
トランジスタを介して出力端子３から出力される。
から入力されるコントロール信号が“Ｌ”レベルのとき
は、データ入力端子１から入力される信号に応じた信号
が駆動能力の高い出力バッファ部内の最終段のＣＭＯＳ
トランジスタを介して出力端子３から出力される。
【００１１】
【発明が解決しようとする課題】従来のＣＭＯＳトライ
ステート出力バッファ回路は以上のように構成されてい
たので、ＰｃｈＭＯＳトランジスタ１１，ＮｃｈＭＯＳ
トランジスタ１２それぞれの駆動能力が高い場合、これ
らを流れる電流が大きくなる。
ステート出力バッファ回路は以上のように構成されてい
たので、ＰｃｈＭＯＳトランジスタ１１，ＮｃｈＭＯＳ
トランジスタ１２それぞれの駆動能力が高い場合、これ
らを流れる電流が大きくなる。
【００１２】この状態で、ファンクションテスタによる
高周波でのファンクションテストを行った場合、高周波
の信号がデータ入力端子１に与られ、ＰｃｈＭＯＳトラ
ンジスタ１１，ＮｃｈＭＯＳトランジスタ１２が高速で
スイッチングを行う。このとき、ＰｃｈＭＯＳトランジ
スタ１１，ＮｃｈＭＯＳトランジスタ１２の出力容量な
どの影響により、ＰｃｈＭＯＳトランジスタ１１，Ｎｃ
ｈＭＯＳトランジスタ１２がスイッチングノイズを発生
し、ファンクションテスタがこのスイッチングノイズを
受けやすくなる。したがって、このファンクションテス
タが誤動作するなどの問題点があった。
高周波でのファンクションテストを行った場合、高周波
の信号がデータ入力端子１に与られ、ＰｃｈＭＯＳトラ
ンジスタ１１，ＮｃｈＭＯＳトランジスタ１２が高速で
スイッチングを行う。このとき、ＰｃｈＭＯＳトランジ
スタ１１，ＮｃｈＭＯＳトランジスタ１２の出力容量な
どの影響により、ＰｃｈＭＯＳトランジスタ１１，Ｎｃ
ｈＭＯＳトランジスタ１２がスイッチングノイズを発生
し、ファンクションテスタがこのスイッチングノイズを
受けやすくなる。したがって、このファンクションテス
タが誤動作するなどの問題点があった。
【００１３】この発明は以上のような問題点を解決する
ためになされたもので、高周波でのファンクションテス
ト時にＰｃｈＭＯＳトランジスタ，ＮｃｈＭＯＳトラン
ジスタが発生するスイッチングノイズを減少させ、この
出力バッファ回路の外部の回路（例えば、ファンクショ
ンテスタ）がスイッチングノイズによる誤動作などの影
響を受けにくい出力バッファ回路を得ることを目的とす
る。
ためになされたもので、高周波でのファンクションテス
ト時にＰｃｈＭＯＳトランジスタ，ＮｃｈＭＯＳトラン
ジスタが発生するスイッチングノイズを減少させ、この
出力バッファ回路の外部の回路（例えば、ファンクショ
ンテスタ）がスイッチングノイズによる誤動作などの影
響を受けにくい出力バッファ回路を得ることを目的とす
る。
【００１４】
【課題を解決するための手段】この発明に係る半導体集
積回路は、高電位電源端子と出力端子の間及び低電位電
源端子と出力端子の間にそれぞれ接続されたトランジス
タの対が複数個並列に接続されている出力バッファ部と
、制御信号に応答して、複数個のトランジスタの対のう
ちの一部のトランジスタの対のみを能動状態にする手段
とを備えて構成されている。
積回路は、高電位電源端子と出力端子の間及び低電位電
源端子と出力端子の間にそれぞれ接続されたトランジス
タの対が複数個並列に接続されている出力バッファ部と
、制御信号に応答して、複数個のトランジスタの対のう
ちの一部のトランジスタの対のみを能動状態にする手段
とを備えて構成されている。
【００１５】
【作用】この発明においては、高電位電源端子と出力端
子の間及び低電位電源端子と出力端子の間にそれぞれ接
続されたトランジスタの対が複数個並列に接続されてい
る出力バッファ部と、制御信号に応答して、複数個の前
記トランジスタの対のうちの一部のトランジスタの対の
みを能動状態にする手段とを備えているので、制御信号
に応じて能動状態にされた一部のトランジスタの対に流
れる電流が減少し、この能動化された一部のトランジス
タが外部に発生するスイッチングノイズを減少させるこ
とができる。
子の間及び低電位電源端子と出力端子の間にそれぞれ接
続されたトランジスタの対が複数個並列に接続されてい
る出力バッファ部と、制御信号に応答して、複数個の前
記トランジスタの対のうちの一部のトランジスタの対の
みを能動状態にする手段とを備えているので、制御信号
に応じて能動状態にされた一部のトランジスタの対に流
れる電流が減少し、この能動化された一部のトランジス
タが外部に発生するスイッチングノイズを減少させるこ
とができる。
【００１６】
【実施例】図１はこの発明の一実施例を示すＣＭＯＳト
ライステート出力バッファ回路の回路図である。同図に
示すように、内部回路において、データ入力端子１がＮ
ＡＮＤ回路５の一方の入力端子とＮＯＲ回路６の一方の
入力端子に接続されている。また、コントロール信号入
力端子２がインバータ回路４の入力端子に接続されてお
り、インバータ回路４の出力端子とコントロール信号入
力端子２がそれぞれ、ＮＡＮＤ回路５の他方の入力端子
とＮＯＲ回路６の他方の入力端子に接続されている。さ
らに、ＮＡＮＤ回路５の出力端子がインバータ回路７の
入力端子とＮＯＲ回路１４の一方の入力端子に、ＮＯＲ
回路６の出力端子がインバータ回路８の入力端子とＮＡ
ＮＤ回路１５の一方の入力端子にそれぞれ接続されてい
る。また、テストコントロール信号入力端子２０がイン
バータ回路１３の入力端子に接続されており、テストコ
ントロール信号入力端子２０とインバータ回路１３の出
力端子がＮＯＲ回路１４，ＮＡＮＤ回路１５それぞれの
他方の入力端子に接続されている。
ライステート出力バッファ回路の回路図である。同図に
示すように、内部回路において、データ入力端子１がＮ
ＡＮＤ回路５の一方の入力端子とＮＯＲ回路６の一方の
入力端子に接続されている。また、コントロール信号入
力端子２がインバータ回路４の入力端子に接続されてお
り、インバータ回路４の出力端子とコントロール信号入
力端子２がそれぞれ、ＮＡＮＤ回路５の他方の入力端子
とＮＯＲ回路６の他方の入力端子に接続されている。さ
らに、ＮＡＮＤ回路５の出力端子がインバータ回路７の
入力端子とＮＯＲ回路１４の一方の入力端子に、ＮＯＲ
回路６の出力端子がインバータ回路８の入力端子とＮＡ
ＮＤ回路１５の一方の入力端子にそれぞれ接続されてい
る。また、テストコントロール信号入力端子２０がイン
バータ回路１３の入力端子に接続されており、テストコ
ントロール信号入力端子２０とインバータ回路１３の出
力端子がＮＯＲ回路１４，ＮＡＮＤ回路１５それぞれの
他方の入力端子に接続されている。
【００１７】さらに、インバータ回路７，インバータ回
路８，ＮＯＲ回路１４，ＮＡＮＤ回路１５の出力端子が
出力バッファ部内のインバータ回路９，１０，１６，１
７の入力端子にそれぞれ接続されている。また、インバ
ータ回路９の出力端子が駆動能力の低い小型のＰｃｈＭ
ＯＳトランジスタ１１ａのゲートに、インバータ回路１
０の出力端子が駆動能力の低い小型のＮｃｈＭＯＳトラ
ンジスタ１２ａのゲートに接続されている。さらに、イ
ンバータ回路１６の出力端子がＰｃｈＭＯＳトランジス
タ１１ｂのゲートに、インバータ回路１７の出力端子が
ＮｃｈＭＯＳトランジスタ１２ｂのゲートに接続されて
いる。なお、ＰｃｈＭＯＳトランジスタ１１ａ，１１ｂ
の並列回路，ＮｃｈＭＯＳトランジスタ１２ａ，１２ｂ
の並列回路はそれぞれ図２の従来回路に示した単体のＰ
ｃｈＭＯＳトランジスタ１１，ＮｃｈＭＯＳトランジス
タ１２と等価な駆動能力の高いトランジスタを構成する
。
路８，ＮＯＲ回路１４，ＮＡＮＤ回路１５の出力端子が
出力バッファ部内のインバータ回路９，１０，１６，１
７の入力端子にそれぞれ接続されている。また、インバ
ータ回路９の出力端子が駆動能力の低い小型のＰｃｈＭ
ＯＳトランジスタ１１ａのゲートに、インバータ回路１
０の出力端子が駆動能力の低い小型のＮｃｈＭＯＳトラ
ンジスタ１２ａのゲートに接続されている。さらに、イ
ンバータ回路１６の出力端子がＰｃｈＭＯＳトランジス
タ１１ｂのゲートに、インバータ回路１７の出力端子が
ＮｃｈＭＯＳトランジスタ１２ｂのゲートに接続されて
いる。なお、ＰｃｈＭＯＳトランジスタ１１ａ，１１ｂ
の並列回路，ＮｃｈＭＯＳトランジスタ１２ａ，１２ｂ
の並列回路はそれぞれ図２の従来回路に示した単体のＰ
ｃｈＭＯＳトランジスタ１１，ＮｃｈＭＯＳトランジス
タ１２と等価な駆動能力の高いトランジスタを構成する
。
【００１８】ＰｃｈＭＯＳトランジスタ１１ａ，１１ｂ
のソースは電源端子ＶＤＤに接続されており、ＮｃｈＭ
ＯＳトランジスタ１２ａ，１２ｂのソースは接地端子Ｇ
ＮＤに接続されている。また、ＰｃｈＭＯＳトランジス
タ１１ａ，１１ｂのドレインとＮｃｈＭＯＳトランジス
タ１２ａ，１２ｂのドレインが接続されており、その接
続点はまた、出力端子３に接続されている。
のソースは電源端子ＶＤＤに接続されており、ＮｃｈＭ
ＯＳトランジスタ１２ａ，１２ｂのソースは接地端子Ｇ
ＮＤに接続されている。また、ＰｃｈＭＯＳトランジス
タ１１ａ，１１ｂのドレインとＮｃｈＭＯＳトランジス
タ１２ａ，１２ｂのドレインが接続されており、その接
続点はまた、出力端子３に接続されている。
【００１９】次に動作について説明する。図１の回路に
おいて、ファンクションテストが行われないときは、テ
ストコントロール信号入力端子２０から与えられるテス
トコントロール信号が“Ｌ”レベルとなり、インバータ
回路１３の出力端子からは“Ｈ”レベルの信号が出力さ
れる。したがって、ＮＯＲ回路１４の一方端子には“Ｌ
”レベルの信号が、ＮＡＮＤ回路１５の一方の入力端子
には“Ｈ”レベルの信号が与えられ、ＮＯＲ回路１４，
ＮＡＮＤ回路１５はそれぞれＮＡＮＤ回路５，ＮＯＲ回
路６の出力信号を反転するインバータ回路と等価になる
。
おいて、ファンクションテストが行われないときは、テ
ストコントロール信号入力端子２０から与えられるテス
トコントロール信号が“Ｌ”レベルとなり、インバータ
回路１３の出力端子からは“Ｈ”レベルの信号が出力さ
れる。したがって、ＮＯＲ回路１４の一方端子には“Ｌ
”レベルの信号が、ＮＡＮＤ回路１５の一方の入力端子
には“Ｈ”レベルの信号が与えられ、ＮＯＲ回路１４，
ＮＡＮＤ回路１５はそれぞれＮＡＮＤ回路５，ＮＯＲ回
路６の出力信号を反転するインバータ回路と等価になる
。
【００２０】コントロール信号入力端子２から与えられ
るコントロール信号が“Ｌ”レベルのときは、インバー
タ回路４の出力端子から出力される信号は“Ｈ”レベル
となり、ＮＡＮＤ回路５，ＮＯＲ回路６の一方の入力端
子にはそれぞれ“Ｈ”レベル，“Ｌ”レベルの信号が与
えられる。
るコントロール信号が“Ｌ”レベルのときは、インバー
タ回路４の出力端子から出力される信号は“Ｈ”レベル
となり、ＮＡＮＤ回路５，ＮＯＲ回路６の一方の入力端
子にはそれぞれ“Ｈ”レベル，“Ｌ”レベルの信号が与
えられる。
【００２１】したがって、データ入力端子１から入力さ
れるデータが“Ｌ”レベルであれば、ＮＡＮＤ回路５，
ＮＯＲ回路６の出力端子からはそれぞれ“Ｈ”レベル，
“Ｌ”レベルの信号が出力される。この信号がインバー
タ回路７，８及びインバータ回路と等価なＮＯＲ回路１
４（以下インバータ回路１４と称する。），インバータ
回路と等価なＮＡＮＤ回路１５（以下インバータ回路１
５と称する。）によって反転される。したがって、イン
バータ回路７，インバータ回路８の出力端子から“Ｌ”
レベル，インバータ回路１４，１５の出力端子から，“
Ｈ”レベルの信号が出力され、これが出力バッファ回路
内のインバータ回路９，１０及びインバータ回路１６，
１７それぞれの入力端子に与えられる。
れるデータが“Ｌ”レベルであれば、ＮＡＮＤ回路５，
ＮＯＲ回路６の出力端子からはそれぞれ“Ｈ”レベル，
“Ｌ”レベルの信号が出力される。この信号がインバー
タ回路７，８及びインバータ回路と等価なＮＯＲ回路１
４（以下インバータ回路１４と称する。），インバータ
回路と等価なＮＡＮＤ回路１５（以下インバータ回路１
５と称する。）によって反転される。したがって、イン
バータ回路７，インバータ回路８の出力端子から“Ｌ”
レベル，インバータ回路１４，１５の出力端子から，“
Ｈ”レベルの信号が出力され、これが出力バッファ回路
内のインバータ回路９，１０及びインバータ回路１６，
１７それぞれの入力端子に与えられる。
【００２２】出力バッファ回路内のインバータ回路９，
１０の出力端子からは“Ｈ”レベル，インバータ回路１
６，１７の出力端子からは“Ｌ”レベルの信号が出力さ
れ、これがＰｃｈＭＯＳトランジスタ１１ａ，ＮｃｈＭ
ＯＳトランジスタ１２ａ及びＰｃｈＭＯＳトランジスタ
１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂのゲートにそ
れぞれ与えられる。したがって、ＰｃｈＭＯＳトランジ
スタ１１ａ，１１ｂは遮断され、ＮｃｈＭＯＳトランジ
スタ１２ａ，１２ｂは導通する。ＮｃｈＭＯＳトランジ
スタ１２ａ，１２ｂの導通により、ＮｃｈＭＯＳトラン
ジスタ１２ａ，１２ｂのソースに与えられている接地端
子ＧＮＤからの低電位が出力端子３から出力される。
１０の出力端子からは“Ｈ”レベル，インバータ回路１
６，１７の出力端子からは“Ｌ”レベルの信号が出力さ
れ、これがＰｃｈＭＯＳトランジスタ１１ａ，ＮｃｈＭ
ＯＳトランジスタ１２ａ及びＰｃｈＭＯＳトランジスタ
１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂのゲートにそ
れぞれ与えられる。したがって、ＰｃｈＭＯＳトランジ
スタ１１ａ，１１ｂは遮断され、ＮｃｈＭＯＳトランジ
スタ１２ａ，１２ｂは導通する。ＮｃｈＭＯＳトランジ
スタ１２ａ，１２ｂの導通により、ＮｃｈＭＯＳトラン
ジスタ１２ａ，１２ｂのソースに与えられている接地端
子ＧＮＤからの低電位が出力端子３から出力される。
【００２３】逆に、データ入力端子１から入力されるデ
ータが“Ｈ”レベルであれば、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”
レベルの信号が出力される。この信号がインバータ回路
７，８及びインバータ回路１４，１５よって反転される
。したがって、インバータ回路７，８の出力端子からは
“Ｈ”レベル，インバータ回路１４，１５の出力端子か
らは“Ｌ”レベルの信号が出力され、これが出力バッフ
ァ回路内のインバータ回路９，１０及び１６，１７それ
ぞれの入力端子に与えられる。
ータが“Ｈ”レベルであれば、ＮＡＮＤ回路５，ＮＯＲ
回路６の出力端子からはそれぞれ“Ｌ”レベル，“Ｈ”
レベルの信号が出力される。この信号がインバータ回路
７，８及びインバータ回路１４，１５よって反転される
。したがって、インバータ回路７，８の出力端子からは
“Ｈ”レベル，インバータ回路１４，１５の出力端子か
らは“Ｌ”レベルの信号が出力され、これが出力バッフ
ァ回路内のインバータ回路９，１０及び１６，１７それ
ぞれの入力端子に与えられる。
【００２４】出力バッファ回路内のインバータ回路９，
１０の出力端子からは“Ｌ”レベル，インバータ回路１
６，１７の出力端子からは“Ｈ”レベルの信号が出力さ
れ、これがＰｃｈＭＯＳトランジスタ１１ａ，ＮｃｈＭ
ＯＳトランジスタ１２ａ及びＰｃｈＭＯＳトランジスタ
１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂのゲートにそ
れぞれ与えられる。したがって、ＰｃｈＭＯＳトランジ
スタ１１ａ，１１ｂは導通し、ＮｃｈＭＯＳトランジス
タ１２ａ，１２ｂは遮断される。ＰｃｈＭＯＳトランジ
スタ１１ａの，１１ｂの導通により、ＰｃｈＭＯＳトラ
ンジスタ１１ａ，１１ｂのソースに与えられている電源
端子ＶＤＤからの高電位が出力端子３から出力される。
１０の出力端子からは“Ｌ”レベル，インバータ回路１
６，１７の出力端子からは“Ｈ”レベルの信号が出力さ
れ、これがＰｃｈＭＯＳトランジスタ１１ａ，ＮｃｈＭ
ＯＳトランジスタ１２ａ及びＰｃｈＭＯＳトランジスタ
１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂのゲートにそ
れぞれ与えられる。したがって、ＰｃｈＭＯＳトランジ
スタ１１ａ，１１ｂは導通し、ＮｃｈＭＯＳトランジス
タ１２ａ，１２ｂは遮断される。ＰｃｈＭＯＳトランジ
スタ１１ａの，１１ｂの導通により、ＰｃｈＭＯＳトラ
ンジスタ１１ａ，１１ｂのソースに与えられている電源
端子ＶＤＤからの高電位が出力端子３から出力される。
【００２５】一方、コントロール信号入力端子２から与
えられるコントロール信号が“Ｈ”レベルのときは、イ
ンバータ回路４の出力端子から出力される信号は“Ｌ”
レベルとなる。したがって、ＮＡＮＤ回路５，ＮＯＲ回
路６の一方の入力端子にはそれぞれ“Ｌ”レベル，“Ｈ
”レベルの信号が与えられる。したがって、ＮＡＮＤ回
路５，ＮＯＲ回路６の出力端子から出力される信号はそ
れぞれ“Ｈ”レベル，“Ｌ”レベルとなる。ＮＡＮＤ回
路５の出力端子から出力される信号はインバータ回路７
，９及び１４，１６によってそれぞれ２度反転されるの
で、インバータ回路９，１６の出力端子からは“Ｈ”レ
ベルの信号が出力され、これがＰｃｈＭＯＳトランジス
タ１１ａ，１１ｂのゲートに与えられる。同じように、
ＮＯＲ回路６の出力端子から出力される信号はインバー
タ回路８，インバータ回路１０及び１５，１７によって
それぞれ２度反転されるので、インバータ回路１０，１
７の出力端子からは“Ｌ”レベルの信号が出力され、こ
れがＮｃｈＭＯＳトランジスタ１２ａ，１２ｂのゲート
に与えられる。したがって、ＰｃｈＭＯＳトランジスタ
１１ａ，１１ｂ及びＮｃｈＭＯＳトランジスタ１２ａ，
１２ｂはすべて遮断され、出力端子３はハイインピーダ
ンス状態になる。
えられるコントロール信号が“Ｈ”レベルのときは、イ
ンバータ回路４の出力端子から出力される信号は“Ｌ”
レベルとなる。したがって、ＮＡＮＤ回路５，ＮＯＲ回
路６の一方の入力端子にはそれぞれ“Ｌ”レベル，“Ｈ
”レベルの信号が与えられる。したがって、ＮＡＮＤ回
路５，ＮＯＲ回路６の出力端子から出力される信号はそ
れぞれ“Ｈ”レベル，“Ｌ”レベルとなる。ＮＡＮＤ回
路５の出力端子から出力される信号はインバータ回路７
，９及び１４，１６によってそれぞれ２度反転されるの
で、インバータ回路９，１６の出力端子からは“Ｈ”レ
ベルの信号が出力され、これがＰｃｈＭＯＳトランジス
タ１１ａ，１１ｂのゲートに与えられる。同じように、
ＮＯＲ回路６の出力端子から出力される信号はインバー
タ回路８，インバータ回路１０及び１５，１７によって
それぞれ２度反転されるので、インバータ回路１０，１
７の出力端子からは“Ｌ”レベルの信号が出力され、こ
れがＮｃｈＭＯＳトランジスタ１２ａ，１２ｂのゲート
に与えられる。したがって、ＰｃｈＭＯＳトランジスタ
１１ａ，１１ｂ及びＮｃｈＭＯＳトランジスタ１２ａ，
１２ｂはすべて遮断され、出力端子３はハイインピーダ
ンス状態になる。
【００２６】次に、ファンクションテストが行われると
きは、テストコントロール信号入力端子２０から与えら
れるテストコントロール信号が“Ｈ”レベルになり、イ
ンバータ回路１３の出力端子から“Ｌ”レベルの信号が
出力される。したがって、ＮＯＲ回路１４の一方端子に
は“Ｈ”レベルの信号が、ＮＡＮＤ回路１５の一方端子
には“Ｌ”レベルの信号が与えられ、ＮＯＲ回路１４の
出力端子から出力される信号は“Ｌ”レベル，ＮＡＮＤ
回路１５の出力端子からは“Ｈ”レベルの信号が出力さ
れる。ＮＯＲ回路１４の出力信号及びＮＡＮＤ回路１５
の出力信号はそれぞれ出力バッファ回路内のインバータ
回路１６，インバータ回路１７によって反転される。し
たがって、ＰｃｈＭＯＳトランジスタ１１ｂ及びＮｃｈ
ＭＯＳトランジスタのゲートにはそれぞれ“Ｈ”レベル
及び“Ｌ”レベルの信号が与えられ、ＰｃｈＭＯＳトラ
ンジスタ１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂはと
もに遮断される。
きは、テストコントロール信号入力端子２０から与えら
れるテストコントロール信号が“Ｈ”レベルになり、イ
ンバータ回路１３の出力端子から“Ｌ”レベルの信号が
出力される。したがって、ＮＯＲ回路１４の一方端子に
は“Ｈ”レベルの信号が、ＮＡＮＤ回路１５の一方端子
には“Ｌ”レベルの信号が与えられ、ＮＯＲ回路１４の
出力端子から出力される信号は“Ｌ”レベル，ＮＡＮＤ
回路１５の出力端子からは“Ｈ”レベルの信号が出力さ
れる。ＮＯＲ回路１４の出力信号及びＮＡＮＤ回路１５
の出力信号はそれぞれ出力バッファ回路内のインバータ
回路１６，インバータ回路１７によって反転される。し
たがって、ＰｃｈＭＯＳトランジスタ１１ｂ及びＮｃｈ
ＭＯＳトランジスタのゲートにはそれぞれ“Ｈ”レベル
及び“Ｌ”レベルの信号が与えられ、ＰｃｈＭＯＳトラ
ンジスタ１１ｂ，ＮｃｈＭＯＳトランジスタ１２ｂはと
もに遮断される。
【００２７】この状態で、コントロール信号入力端子２
に“Ｌ”レベルの信号が与えられたとする。このとき、
データ入力端子１からの“Ｌ”レベルの信号の入力によ
ってＰｃｈＭＯＳトランジスタ１１ｂが遮断され、Ｎｃ
ｈＭＯＳトランジスタ１２ｂが導通する。したがって、
出力端子３からは接地端子ＧＮＤからの低電位が出力さ
れる。逆に、データ入力端子１からの“Ｈ”レベルの信
号入力によってＰｃｈＭＯＳトランジスタ１１ｂが導通
し、ＮｃｈＭＯＳトランジスタ１２ｂが遮断される。し
たがって、出力端子３からは電源端子ＶＤＤからの高電
位が出力される。
に“Ｌ”レベルの信号が与えられたとする。このとき、
データ入力端子１からの“Ｌ”レベルの信号の入力によ
ってＰｃｈＭＯＳトランジスタ１１ｂが遮断され、Ｎｃ
ｈＭＯＳトランジスタ１２ｂが導通する。したがって、
出力端子３からは接地端子ＧＮＤからの低電位が出力さ
れる。逆に、データ入力端子１からの“Ｈ”レベルの信
号入力によってＰｃｈＭＯＳトランジスタ１１ｂが導通
し、ＮｃｈＭＯＳトランジスタ１２ｂが遮断される。し
たがって、出力端子３からは電源端子ＶＤＤからの高電
位が出力される。
【００２８】また、コントロール信号入力端子２に“Ｈ
”レベルの信号が与えられたときは、ＰｃｈＭＯＳトラ
ンジスタ１１ａ，ＮｃｈＭＯＳトランジスタ１２ａがと
もに遮断され、出力端子３はハイインピーダンス状態と
なる。
”レベルの信号が与えられたときは、ＰｃｈＭＯＳトラ
ンジスタ１１ａ，ＮｃｈＭＯＳトランジスタ１２ａがと
もに遮断され、出力端子３はハイインピーダンス状態と
なる。
【００２９】以上説明したように、この発明によれば、
ファンクションテストを行わないときには、テストコン
トロール信号入力端子から“Ｌ”レベルの信号を入力し
、データ入力端子１から入力される信号に応じて駆動能
力の高いＰｃｈＭＯＳトランジスタ１１ａ，１１ｂの並
列回路或いは駆動能力の高いＮｃｈＭＯＳトランジスタ
１２ａ，１２ｂの並列回路によって出力端子３を駆動す
る。
ファンクションテストを行わないときには、テストコン
トロール信号入力端子から“Ｌ”レベルの信号を入力し
、データ入力端子１から入力される信号に応じて駆動能
力の高いＰｃｈＭＯＳトランジスタ１１ａ，１１ｂの並
列回路或いは駆動能力の高いＮｃｈＭＯＳトランジスタ
１２ａ，１２ｂの並列回路によって出力端子３を駆動す
る。
【００３０】一方、ファンクションテストが行われると
きには、テストコントロール信号入力端子から“Ｈ”レ
ベルの信号を入力し、データ入力端子１から入力される
信号に応じて駆動能力の低い小型のＰｃｈＭＯＳトラン
ジスタ１１ａあるいは同じく駆動能力の低い小型のＮｃ
ｈＭＯＳトランジスタ１２ａによって出力端子３を駆動
する。
きには、テストコントロール信号入力端子から“Ｈ”レ
ベルの信号を入力し、データ入力端子１から入力される
信号に応じて駆動能力の低い小型のＰｃｈＭＯＳトラン
ジスタ１１ａあるいは同じく駆動能力の低い小型のＮｃ
ｈＭＯＳトランジスタ１２ａによって出力端子３を駆動
する。
【００３１】したがって、このとき、ＰｃｈＭＯＳトラ
ンジスタ１１ａあるいはＮｃｈＭＯＳトランジスタ１２
ａを流れる電流が減り、これらのトランジスタの外部に
対するスイッチングノイズが減るので、データ入力端子
から高周波の信号が入力され、ＰｃｈＭＯＳトランジス
タ１１ａ，ＮｃｈＭＯＳトランジスタ１２ａが高速動作
した場合でも、ファンクションテスタの誤動作を防ぐこ
とができる。
ンジスタ１１ａあるいはＮｃｈＭＯＳトランジスタ１２
ａを流れる電流が減り、これらのトランジスタの外部に
対するスイッチングノイズが減るので、データ入力端子
から高周波の信号が入力され、ＰｃｈＭＯＳトランジス
タ１１ａ，ＮｃｈＭＯＳトランジスタ１２ａが高速動作
した場合でも、ファンクションテスタの誤動作を防ぐこ
とができる。
【００３２】
【発明の効果】以上のように、この発明によれば、高電
位電源端子と出力端子の間及び低電位電源端子と出力端
子の間にそれぞれ接続されたトランジスタの対が複数個
並列に接続されている出力バッファ部と、制御信号に応
答して、複数個のトランジスタの対のうちの一部のトラ
ンジスタの対のみを能動状態にする手段とを設けたので
、制御信号に応じて能動状態にされた一部のトランジス
タの対に流れる電流が減少し、この能動化された一部の
トランジスタが外部に発生するスイッチングノイズを減
少させることができることにより、出力バッファ回路の
外部の回路が誤動作するのを防ぐことができるいう効果
がある。
位電源端子と出力端子の間及び低電位電源端子と出力端
子の間にそれぞれ接続されたトランジスタの対が複数個
並列に接続されている出力バッファ部と、制御信号に応
答して、複数個のトランジスタの対のうちの一部のトラ
ンジスタの対のみを能動状態にする手段とを設けたので
、制御信号に応じて能動状態にされた一部のトランジス
タの対に流れる電流が減少し、この能動化された一部の
トランジスタが外部に発生するスイッチングノイズを減
少させることができることにより、出力バッファ回路の
外部の回路が誤動作するのを防ぐことができるいう効果
がある。
【図１】この発明の一実施例を示すＣＭＯＳトライステ
ート出力バッファ回路の回路図である。
ート出力バッファ回路の回路図である。
【図２】従来のＣＭＯＳトライステート出力バッファ回
路を示す回路図である。
路を示す回路図である。
１ データ入力端子
２ コントロール信号入力端子
３ 出力端子
Claims (1)
- 【請求項１】 高電位電源端子と出力端子の間及び低
電位電源端子と前記出力端子の間にそれぞれ接続された
トランジスタの対が複数個並列に接続されている出力バ
ッファ部と、制御信号に応答して、複数個の前記トラン
ジスタの対のうちの一部のトランジスタの対のみを能動
状態にする手段とを備えたことを特徴とするトライステ
ート出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151253A JPH04373310A (ja) | 1991-06-24 | 1991-06-24 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3151253A JPH04373310A (ja) | 1991-06-24 | 1991-06-24 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04373310A true JPH04373310A (ja) | 1992-12-25 |
Family
ID=15514623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151253A Pending JPH04373310A (ja) | 1991-06-24 | 1991-06-24 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04373310A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08278347A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 半導体集積回路 |
| US5977807A (en) * | 1997-09-30 | 1999-11-02 | Nec Corporation | Output buffer circuit for transferring a high speed signal between large scale integrated circuits |
| US7463063B2 (en) | 2006-05-23 | 2008-12-09 | Sharp Kabushiki Kaisha | Semiconductor device |
-
1991
- 1991-06-24 JP JP3151253A patent/JPH04373310A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08278347A (ja) * | 1995-04-07 | 1996-10-22 | Nec Corp | 半導体集積回路 |
| US5977807A (en) * | 1997-09-30 | 1999-11-02 | Nec Corporation | Output buffer circuit for transferring a high speed signal between large scale integrated circuits |
| US7463063B2 (en) | 2006-05-23 | 2008-12-09 | Sharp Kabushiki Kaisha | Semiconductor device |
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