JPS5966209A - デイジタル振幅制御装置 - Google Patents
デイジタル振幅制御装置Info
- Publication number
- JPS5966209A JPS5966209A JP57177203A JP17720382A JPS5966209A JP S5966209 A JPS5966209 A JP S5966209A JP 57177203 A JP57177203 A JP 57177203A JP 17720382 A JP17720382 A JP 17720382A JP S5966209 A JPS5966209 A JP S5966209A
- Authority
- JP
- Japan
- Prior art keywords
- output
- signal
- circuit means
- digital
- digital signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/002—Control of digital or coded signals
Landscapes
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログ−ディジタル変換器によってディジタ
ル化された信号の振幅制御をディジタル信号の１まで行
なうことができるディジタル振幅制御装置に関するもの
である。
ル化された信号の振幅制御をディジタル信号の１まで行
なうことができるディジタル振幅制御装置に関するもの
である。
従来例の構成とその問題煮 □一般に、ディジ
タル化された信号の振幅制御を行乃う場合にはアナログ
−ディジタル変換器（以下Ａ／Ｄ変換器と以う）でディ
ジタル化された信号をディジタル−アナログ変換器（Ｄ
／Ａ変換器という）で逆変換し、アナログ化された信号
に対して省なうことが多い。ところで、ディジタル化さ
れた信号の振幅制御をディジタル信号のま寸で行なうこ
とは公知である。この場合ににＬ第１図に示す士うに入
力端子１円り入ったアナＣＩ！、４号をＡ／Ｄ変換器２
でディジタル化し、ディ′−）′Ｎル撮□幅制御回路、
３′でディジタルの□まま振幅を制御し、Ｄ／Ａ変換器
４で再び、７ナログ信号に逆変換して出力端子より出力
するように構成していた。上記の動作を実現する従来っ
て鬼ジヌ〜従来のディジタル振幅制御回路を第２図に示
す。第２図において６は入力端で、あり、Ａ／Ｄｑ換器
２よシのディジタル出力が入力される。７ｉ減衰量を設
定する２進符号の入力端であり、・読み出し専」メモリ
（Ｒｅａｃｌ 、０ｎｌｙ Ｍｅｍｏｒｙ 、”、ｌ、
Ｉ’！ Ｏ，Ｍと略する）８のアドレス入力に加えら
れる。：このＲＯＭ８から入力端７の入力信号に応じた
信号に応じた信号が出力され、入力端６の入力信号とデ
ィジタル乗算器９で乗算され、出力端１０より出力され
る。ディジタル振幅制御回路は、原理的には以上の方式
で実現可能であるが、ディジタル信号の振幅制御という
特定目的に限定した場合、ディジタル乗算器９のような
汎用乗算器を用いることはコスト、消・ 費電力の点で
必ずしも有利ではなり０なぜならば、汎ハ］乗算器は（
ＡｘＢ）の乗算において、Ａ、Ｂ：： １ ・ のすべでの極性の場合について構成されているが、：
第番ＩＩの構成においては入力端６の入力信号は正負□
両方の極性を取り得る双極性であり、一方ＲＯＭ８より
の出力信号は振幅制御を目的としているため■の極性の
みの単極性であり、結果的には正の値きの乗算のみを・
考慮すれば良い。
タル化された信号の振幅制御を行乃う場合にはアナログ
−ディジタル変換器（以下Ａ／Ｄ変換器と以う）でディ
ジタル化された信号をディジタル−アナログ変換器（Ｄ
／Ａ変換器という）で逆変換し、アナログ化された信号
に対して省なうことが多い。ところで、ディジタル化さ
れた信号の振幅制御をディジタル信号のま寸で行なうこ
とは公知である。この場合ににＬ第１図に示す士うに入
力端子１円り入ったアナＣＩ！、４号をＡ／Ｄ変換器２
でディジタル化し、ディ′−）′Ｎル撮□幅制御回路、
３′でディジタルの□まま振幅を制御し、Ｄ／Ａ変換器
４で再び、７ナログ信号に逆変換して出力端子より出力
するように構成していた。上記の動作を実現する従来っ
て鬼ジヌ〜従来のディジタル振幅制御回路を第２図に示
す。第２図において６は入力端で、あり、Ａ／Ｄｑ換器
２よシのディジタル出力が入力される。７ｉ減衰量を設
定する２進符号の入力端であり、・読み出し専」メモリ
（Ｒｅａｃｌ 、０ｎｌｙ Ｍｅｍｏｒｙ 、”、ｌ、
Ｉ’！ Ｏ，Ｍと略する）８のアドレス入力に加えら
れる。：このＲＯＭ８から入力端７の入力信号に応じた
信号に応じた信号が出力され、入力端６の入力信号とデ
ィジタル乗算器９で乗算され、出力端１０より出力され
る。ディジタル振幅制御回路は、原理的には以上の方式
で実現可能であるが、ディジタル信号の振幅制御という
特定目的に限定した場合、ディジタル乗算器９のような
汎用乗算器を用いることはコスト、消・ 費電力の点で
必ずしも有利ではなり０なぜならば、汎ハ］乗算器は（
ＡｘＢ）の乗算において、Ａ、Ｂ：： １ ・ のすべでの極性の場合について構成されているが、：
第番ＩＩの構成においては入力端６の入力信号は正負□
両方の極性を取り得る双極性であり、一方ＲＯＭ８より
の出力信号は振幅制御を目的としているため■の極性の
みの単極性であり、結果的には正の値きの乗算のみを・
考慮すれば良い。
坑ｉ明の目的
Ａ、発明の目的は、ディジタル化された信号の振幅制御
という特定且的（着眼し、汎用の乗算−といったコスト
・消費、電力の点で不利・な素子を用いずに、簡単な構
成にて同一機能を実現する回路を構成し、ディジタル信
号の振幅制御をディジタル信郵の１まで行なうことがで
きるディジタル振幅制御装置を提供することにある。
という特定且的（着眼し、汎用の乗算−といったコスト
・消費、電力の点で不利・な素子を用いずに、簡単な構
成にて同一機能を実現する回路を構成し、ディジタル信
号の振幅制御をディジタル信郵の１まで行なうことがで
きるディジタル振幅制御装置を提供することにある。
発明の構成
本発明は、Ａ／Ｄ変換器からの出力をビットシフトして
入力すると共に減衰量設定用の２進符号がアドレス入力
として加えられるＲＯＭの出力を入力として加え、乗算
器において２進数の演算による乗算処理を実行するよう
に構成したものである。
入力すると共に減衰量設定用の２進符号がアドレス入力
として加えられるＲＯＭの出力を入力として加え、乗算
器において２進数の演算による乗算処理を実行するよう
に構成したものである。
Ａ／Ｄ変換器からの出力をＡ、ＲＯＭよりの出方をＢ、
そして乗算器の出方をＣとし、Ａ、Ｂ、Ｃの値を２の＃
ｉ数形式で表ゎ呟かっ各々の値を（±１）の範囲で正規
化したとすれば、甘ずＡ。
そして乗算器の出方をＣとし、Ａ、Ｂ、Ｃの値を２の＃
ｉ数形式で表ゎ呟かっ各々の値を（±１）の範囲で正規
化したとすれば、甘ずＡ。
Ｂ、Ｃｉｄ次のように表現される。
・・・・・・・・・・・・（１）
・・・・・・・・・・・・（２）
山°°°・川・・（３）
従って、出力ＣはＡ、Ｂおよびその構成値である”ｏｌ
”・”・＋ ａｎ−１） ｒ、、 （”０１’ ”川
’ ｙ ｂｎ−’１ ） ’ＶＣヨり次のように表わさ
れる。（但しす。−＝０）Ｃ＝＝ Ａ Ｘ Ｅ ２進数の演算においてはＡ、Ｂ、Ｃの各成分ａｉ。
”・”・＋ ａｎ−１） ｒ、、 （”０１’ ”川
’ ｙ ｂｎ−’１ ） ’ＶＣヨり次のように表わさ
れる。（但しす。−＝０）Ｃ＝＝ Ａ Ｘ Ｅ ２進数の演算においてはＡ、Ｂ、Ｃの各成分ａｉ。
ｂ、、 ｃｋは０または１であシ、また２のべき乗との
乗算はデータのビットシフトにより容易に実現出来為。
乗算はデータのビットシフトにより容易に実現出来為。
従って式（４）より明らかな様に入力Ａにビットシフト
を行ない、ざらに、信号−Ｂの成分す、・が１の項のみ
を加算してゆくことにより、乗算を実行することが出来
ることになる。
を行ない、ざらに、信号−Ｂの成分す、・が１の項のみ
を加算してゆくことにより、乗算を実行することが出来
ることになる。
実施例の説明
第３図は本発明のディジタル振幅制御装置の一回蕗構成
例を示し、第４図はその動作タイミングチャートを示す
。第３図において、１１はｎピッｈｘ夕む信号の入力端
であり、そのうちの特定の１ビットａｉのタイミングチ
ャートを第４図２４に示す。１２はビットシフトによる
乗算回路でありその出力ｄ：マルチプレクサ１３により
時分割多重される。そのタイミングチャートを第４図２
５に示す。次に、１４は減衰量設定の２進符号入カ端で
あり、この入力端ン４よ妙信号はＲＯＭ１６のアドレス
人力顛加えられる。そして、そのアドレス信号に応じて
読み出されたＲＯＭ１ｓよシの出力はデータセレクタ１
６の切替え制御信号として加えられる。件の時のＲＯＭ
１５よりの出力のタイミングチャートを第４図２６に示
す。すなわち、第４図２６のタイミングチャ一手段１″
の区間ではマルチプレクサ１３の出力はデータセレクタ
１６を通過し、一方第′４図２６のタイミング信号が０
″の区間ではマルチプレクサ１３の出力はデータセレク
タ１６によって遮断され、代わりに０に相当する信号が
データセレクタ１６により出力される。そしてデータセ
レクタ１６よりの出力は加算器１７およびＤ型７リツグ
フロノプ（以下ではＤＦＦと略する）１８により構成さ
れるアキρ、ムレータ手段１．９により１阻次累ゎ１１
カｎ１４される。
例を示し、第４図はその動作タイミングチャートを示す
。第３図において、１１はｎピッｈｘ夕む信号の入力端
であり、そのうちの特定の１ビットａｉのタイミングチ
ャートを第４図２４に示す。１２はビットシフトによる
乗算回路でありその出力ｄ：マルチプレクサ１３により
時分割多重される。そのタイミングチャートを第４図２
５に示す。次に、１４は減衰量設定の２進符号入カ端で
あり、この入力端ン４よ妙信号はＲＯＭ１６のアドレス
人力顛加えられる。そして、そのアドレス信号に応じて
読み出されたＲＯＭ１ｓよシの出力はデータセレクタ１
６の切替え制御信号として加えられる。件の時のＲＯＭ
１５よりの出力のタイミングチャートを第４図２６に示
す。すなわち、第４図２６のタイミングチャ一手段１″
の区間ではマルチプレクサ１３の出力はデータセレクタ
１６を通過し、一方第′４図２６のタイミング信号が０
″の区間ではマルチプレクサ１３の出力はデータセレク
タ１６によって遮断され、代わりに０に相当する信号が
データセレクタ１６により出力される。そしてデータセ
レクタ１６よりの出力は加算器１７およびＤ型７リツグ
フロノプ（以下ではＤＦＦと略する）１８により構成さ
れるアキρ、ムレータ手段１．９により１阻次累ゎ１１
カｎ１４される。
この時、乗算の最初の段階でＤＦＦｌａの内容を一旦消
じて１ルしントするための１）・七ツト信号１％ ；１
３′よびＩ）ＦＦ１ｓ４動作さ、ぜるたやの動作信６を
加える。これらのリセ□ツト信号Ｉ（お」；び動作信号
Ｓ１のり・１ミングチャートを各々第４図２７＋２８に
示す。そして、アキ・。−）、レータ商略手段１９によ
り順次！？、積加回加算る並列信号の特定の１ビットの
タイミングチャートを第４図２９に示す。乗ｙ！、の最
終結果ｔ；Ｊ： 第４図２４のタイミングチャートに二
ｌｌｉ・いて（ｎ’−１）ス・フ・ソン゛後にイＩＩら
れるが、この時の７Ｉｔ終結果を抜き出すためのＤＦＦ
２１力鳴り・このＤＦＦ、２１の動作信号Ｓ２のり・「
ミングチャートを第４図３０に示す。そして、２３が最
終並列乗３９：出カの出力ｌ’Ｍｔであり、その時の特
定の１ビツトのタイミングチャー；・を第４図３１に示
す。
じて１ルしントするための１）・七ツト信号１％ ；１
３′よびＩ）ＦＦ１ｓ４動作さ、ぜるたやの動作信６を
加える。これらのリセ□ツト信号Ｉ（お」；び動作信号
Ｓ１のり・１ミングチャートを各々第４図２７＋２８に
示す。そして、アキ・。−）、レータ商略手段１９によ
り順次！？、積加回加算る並列信号の特定の１ビットの
タイミングチャートを第４図２９に示す。乗ｙ！、の最
終結果ｔ；Ｊ： 第４図２４のタイミングチャートに二
ｌｌｉ・いて（ｎ’−１）ス・フ・ソン゛後にイＩＩら
れるが、この時の７Ｉｔ終結果を抜き出すためのＤＦＦ
２１力鳴り・このＤＦＦ、２１の動作信号Ｓ２のり・「
ミングチャートを第４図３０に示す。そして、２３が最
終並列乗３９：出カの出力ｌ’Ｍｔであり、その時の特
定の１ビツトのタイミングチャー；・を第４図３１に示
す。
このよりなｊｌｉ ）戊において、入力ｉ’１ＡＨ１１
９人力されノミディジタル信号ね、減衰量設定信号入力
端１４よυ入力された信号により、Ｊ辰＋＋１１ｉｉを
制御され、出力端２３より出力される。％に、第４図よ
り明らかな様に乗算はＡＤ変換器の標本化周期Ｔの間で
完結しており、従って、信号の実時間処理が可能であり
、例えば、減衰器設定信号入力端１４よりの信号を連続
的に変化させれば、出力端２３より ４の信号も連続
可変が可能となる。
９人力されノミディジタル信号ね、減衰量設定信号入力
端１４よυ入力された信号により、Ｊ辰＋＋１１ｉｉを
制御され、出力端２３より出力される。％に、第４図よ
り明らかな様に乗算はＡＤ変換器の標本化周期Ｔの間で
完結しており、従って、信号の実時間処理が可能であり
、例えば、減衰器設定信号入力端１４よりの信号を連続
的に変化させれば、出力端２３より ４の信号も連続
可変が可能となる。
尚、上記実施例ではディジタル化されたオーディオ信号
の振幅制御をディジタル信号のまま実時間で処理するも
のについて説明したが、振幅制御□という特定目的に限
定□し構晟□要素を低減して実現□した本乗算器構成は
オーディオ信号の処理に限らず、広くディジタル信号処
理の応用回路へと利用□可能である。また、この乗算璧
構成は構造が比較的簡単であり、ＩＣ化を行なえば、よ
り一層のコスト低減が実現可能となる。
の振幅制御をディジタル信号のまま実時間で処理するも
のについて説明したが、振幅制御□という特定目的に限
定□し構晟□要素を低減して実現□した本乗算器構成は
オーディオ信号の処理に限らず、広くディジタル信号処
理の応用回路へと利用□可能である。また、この乗算璧
構成は構造が比較的簡単であり、ＩＣ化を行なえば、よ
り一層のコスト低減が実現可能となる。
発明の効果
以上、詳述したように本発明によればＡ ／ 、Ｄ変換
器からの出力をビットシフトして入力すると共に減衰置
設走用の２進符号がアドレスとしで加えられるＲＯＭの
出力を入力し、２進数の演算にょる乗ｑ、処理を実行す
るように構成したので、乗算器の構成を簡素化し、てデ
ィジタル化された信号の振幅制御をディジタル信号のま
まで実時間で処理することができる利点を有する。
器からの出力をビットシフトして入力すると共に減衰置
設走用の２進符号がアドレスとしで加えられるＲＯＭの
出力を入力し、２進数の演算にょる乗ｑ、処理を実行す
るように構成したので、乗算器の構成を簡素化し、てデ
ィジタル化された信号の振幅制御をディジタル信号のま
まで実時間で処理することができる利点を有する。
第１図は従来のディジタル振幅制御装置のプロ□ツク図
、第２図は同装置の要部の構成図、第３図は本発明のデ
ィジタル振幅制御装置の一実施例を示すブロック図１．
第４−同装置の動作タイミングチャートである。 １２・・・・・・乗、算回路、１．３・・・・・マルチ
プレクサ、１５・・・・・・ＲＯＭ、１６・・・トデー
タセレクタ、１７・・・・・・加算器、１８′・・・・
・・Ｄ型フリップ７０ツブ、１９九、プ。 ′：： ６１人の氏子 曹理士 中 尾 敏 男 ほか１名第１
図 へ°Ｓ２図 □べ ＼
、第２図は同装置の要部の構成図、第３図は本発明のデ
ィジタル振幅制御装置の一実施例を示すブロック図１．
第４−同装置の動作タイミングチャートである。 １２・・・・・・乗、算回路、１．３・・・・・マルチ
プレクサ、１５・・・・・・ＲＯＭ、１６・・・トデー
タセレクタ、１７・・・・・・加算器、１８′・・・・
・・Ｄ型フリップ７０ツブ、１９九、プ。 ′：： ６１人の氏子 曹理士 中 尾 敏 男 ほか１名第１
図 へ°Ｓ２図 □べ ＼
Claims (1)
- 【特許請求の範囲】 アラ−ログ−ディジタル変換器から並列信号の形式で入
力されるディジタルゾーン信号の構成要素である各ビッ
トを平行移動により２のべき乗演算を行なう複数のビッ
トシフト回路手段と、このビットシフト回路手段の出力
を時分製多重するマルチプレクサ回路手段と、上記ディ
ジタルで−ぞ信号の振幅制御を行なう設定値六力端から
９信号に応じた振幅制御量を出力する晒み出し専用メモ
、す。 手段と、この読み出し専用メモリ手琢からの出力により
上記マルチブレフサ回路手探の出力を通過させるか遮断
するかを切替えるデータセレクタ回路手段と、このデー
タセレクタ回路手段よりの出力を一定周期毎に順次累積
加算する力１算器およびＤ型フリップフロ・ンプより成
るアキュムレータ回路手段と、このアキュムレータ回路
手段により順次累積加算された最終データを抜き出すＤ
型フリップフロップを備え、上記アナログ−ディジタル
変換器よりのディジタル化、された信号をディジタル信
号のまま直並列人力−並列出方形式の乗算を実行してデ
ィジタル信号の振幅制御を行なうよ、うに構成したこと
を特徴りするデ、ゴジタイレ振幅制ｉ１装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177203A JPS5966209A (ja) | 1982-10-07 | 1982-10-07 | デイジタル振幅制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57177203A JPS5966209A (ja) | 1982-10-07 | 1982-10-07 | デイジタル振幅制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5966209A true JPS5966209A (ja) | 1984-04-14 |
Family
ID=16026973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57177203A Pending JPS5966209A (ja) | 1982-10-07 | 1982-10-07 | デイジタル振幅制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5966209A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0157824U (ja) * | 1987-10-06 | 1989-04-11 |
-
1982
- 1982-10-07 JP JP57177203A patent/JPS5966209A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0157824U (ja) * | 1987-10-06 | 1989-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2591864B2 (ja) | ディジタルフィルタ | |
| JPH0642619B2 (ja) | 補間的時間−離散フイルタ装置 | |
| JPH07101840B2 (ja) | ディジタル雑音信号発生回路 | |
| KR950012379B1 (ko) | 직렬 비트 디지털 신호 처리 장치 | |
| JPS5966209A (ja) | デイジタル振幅制御装置 | |
| JPS61159826A (ja) | デイジタル−アナログ変換装置 | |
| JPS58168374A (ja) | 会議電話回路 | |
| JPS6116110B2 (ja) | ||
| JPS6046126A (ja) | Ａ／ｄ変換回路 | |
| JPH0376311A (ja) | パルス幅変調回路 | |
| JPS602688B2 (ja) | デイジタル信号減衰器 | |
| JPH01229524A (ja) | Ｄ／ａ変換装置 | |
| JP2615717B2 (ja) | デジタル・アナログ変換装置 | |
| JPH0430832Y2 (ja) | ||
| JP2841973B2 (ja) | ソフトミュート回路 | |
| JPS59200505A (ja) | デイジタル処理型包絡検出装置 | |
| JP2959303B2 (ja) | 演算回路 | |
| JP2956373B2 (ja) | 演算回路 | |
| JPH0748693B2 (ja) | 周波数シフタ− | |
| JP2790460B2 (ja) | 直流抑圧装置 | |
| JPH0563509A (ja) | デイジタルフイルタ | |
| SU1173386A1 (ru) | Число-импульсный логарифмический преобразователь | |
| JPS6318366B2 (ja) | ||
| JP3041932B2 (ja) | サンプルレート変換回路 | |
| JPH0449708A (ja) | Ｆｉｒフィルタ回路 |