JPS5966218A - 遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、遅延回路に関する。

（ａｌ　　従来技術 ＭＯＢ集積回路においては、遅延回路として。

従来トランスファーＭＯ８あるいはイイバータの遅延を
利用した回路が広く用いられている。第１図および第２
図に従来技術における遅延回路の一例を示す。　　。

第１図には、トランスファーＭＯ８による遅延回路、第
２図には、インバータによる遅延回路を示す。

第３図および第４図に２上記遅延回路に、ＮＯＲ回路あ
るいはＮＡＮＤ回１１回加１追加とにより、立上り遅延
と立下り遅延を大きく異体うせた回路を示す。

トランスファＭＯ８のみの遅延回路は素子数が少なくて
すみ、かつ、小さいレイアウト面積内に収まる点で秀れ
ている。インバータによる遅延回路では、入力信号の立
上りや立下りのスピードに関係体く確実な遅延が得られ
る点と５．立上りと立下りＳ異なる遅延時間が得られる
点で秀れている。

立上りと立下りとで遅延時間を大きく異ならせる場合に
は、ＮＯＲあるいはＮ　Ａ　Ｎ、　Ｉ）を組十合わせた
一路となる。

（ｂ）従来技術の間噴点 ＭＯＳメモリーや高速ロジックＬＳＩにおいては１回路
、の基本動作が内部信号のタイミングやクロック幅によ
り大きな影響を受ける。このため製品の開発段階におい
ては、しばしば設計変更を行なｌ、＝ｌ；’３部タイミ
ングやクロック幅の調整を行なうことがある。

以上のことから確実な遅延動作が得られ、かつ、設計変
更が容易な撞延回路が必要とされる。　　′　□第１図
に示したトライスファーＭＯ８を、用いた遅延回路の場
合、入力信号の立下りと立下りの各々の場谷に蛤して異
な今週ｉ−を設定することは非常に困難である。また＊
、　遡１延時間な変更する□場合には、ゲート形成層の
変更となるため、製品開発におけるＴＡＴｂｔ大となる
。寛極診成層のバ□ター・変更で設鹸ｉ更を可能と□す
る場合には、各トランスファーＭ’□Ｓの拡散−を分離
することが必要であり、小面積内にレイ、アウトするこ
とは困難である。

第２図に示した１りζ−夕に、よる遅延回路の場合には
、最初の設計において立、上りと立下りの、各々の遅延
な＾ならせて設計することは可能であるが、設ａト変更
において各々の遅延時間な調整するためには、ゲート形
成相の変更を必要とする。またインバ―りめ段＠な調整
できるようにしてお（ためには予め、信号線が迂−でき
るスペースなあゆでおく必要がある。　　　：′　　　
　　□第３図及び第４図の回路については、立上りと・
　立下りの各々についての遅延時間の設計および設計竺
、更が可能、であるが、レイアウト面積が大とい：以：
上の様に従業技術□では、上記の要求な光分満足するこ
とはできなかった。

（Ｃ１この発明の目的は、入力の立上りと立下りの各々
について容易に遅延時間の設計変更が可能で。

かつ、レイアウト面積が小さくて済む論−回路を得るこ
とにより、高速、高集ｉ１ＪＩ７）ＭＯ８ＬＳＩの製品
化な容易：にすることにある。

ｆｄ）　　発明の実施例 第５図には、　ｑ　Ｍ　Ｏ８回路を用いた場合の本発明
の実施例の回路図を示す。先ず回路構成を説明する。Ｐ
ＭＯ８ＴＰ□およびＮＭＯ８Ｔ　　のゲートに入力信号
＠形　がつながり、ドレイン側に出力信号線４ｏｕｔが
つながるつφ２．のソース側とｖｏｃ　電極との間に、
ゲートにＧＮＤｉ位が印加されたＰＭＯ８Ｔ　　　・・
・・・・□・・・Ｔ　　がシリーズにｎ 接続される。ＴＮ□のソース側とＧＮＤ＠極との間にゲ
ートにＶ　電位が印加されたＮＭＯ８ＴＮ２Ｃ ・・−・・・・・・ＴＮｎＩ　がシリーズに接続される
。

次の本回路の動作な説明する。負荷として容量ＣＬを想
定する。入力端子ｌ　ｉ　ｎに立上りの信号が入力１−
た場合、ＰＭＯ８がオフして、ＮＭＯ８がオンする。容
量ＣＬに蓄積されていた電荷は。

ＮＭＯ８Ｔ　　、Ｔ　　・・・・・・・・・ＴＮｎ’を
通して放電する。

ＮＩ　　　　Ｎ２ ＴＮｌはスイッチング素子として働きＴＮ２〜ＴＮｎ’
放電スピードな遅くするため抵抗棄子として動作する。

上記Ｊ３　ｉ　ｎに立下りの信号が入力した場合には、
ＮＭＯ８がオフしてＰＭＯ８がオレする。１゛二Ｔ　　
、Ｔ　　を通して容量Ｃは＊、亀される。Ｔ　′はスイ
ッチング素子として働きＴ　〜Ｔ　は抵□抗Ｐ２　　　
　　Ｐｎ 素子として動作する。　　　　□ （ｅｌ　　発明の効果 本発明に係る上記実施例回路を用（・た場合の利点を次
に説明する。　　′　　　　　□第５図に示した回路に
おけるＰＭＯ８Ｔ　　〜ＴＰｎのｔｏ”ｔａｌの１ｍを
ＩＩｍ（Ｔ、、　〜Ｔ、、）、ＮＭＯ８ＴＮｌ〜ＴＮｎ
’のｔｏｔａｌのｙｍをＩ　ｍ　（Ｔ、　、〜’Ｔ、、
’）どする１、出力信号における立上り遅延ｔ、及び立
下り遅延ｔＮは１時定数τＰ　Ｉ　ＴＮに比例した値と
なり２ τ、＝＝　（ｃＬ＋ｃ、、　＋ｃ、Ｎ）／Ｆｒｒｉ（Ｔ
、　１〜ＴＰｎ）・・・（１）τＮ　＝＜　ＣＬ　＋Ｃ
ＪＰ　＋　ＣＪ　Ｎ　）　／　Ｉ　ｍ　（ＴＮ　’１〜
ＴＮｒｌ’）　　・・・（２）ここで、ＣおよびＣ′は
Ｔ　およびＴ。

ＪＰ　　　　　　　　　ＪＮ　　　　　　ＰＩの出力信
号線側の接合容量である。

まず、第１の利点は、遅延時間の変更が遅延素子ＴＰ□
〜ＴＰｎｌＴＮＩ〜ＴＮｎ’　　の個数の変・更〔ｇｍ
（Ｔｐ　（”□　Ｔｐ　Ｈ）　＋　ｇｍ（ＴＮ　Ｉ−Ｔ
Ｎｎ’　）　’）により容易に可能な点である。、遅延
素子□の変更は−ＴｒｍとＴＰｍ、ｋ　１１　ＴＮｍ’
とＴＮｍ’＋１の間にｖｃ・。電極・あるいはＧ　Ｎ　
Ｄ　亀・極をつなげることで可能であり１極形成層の変
更で達成できる。

トチンスファーＭＯ８遅延回路の様な、Ｍ２Ｓ間の拡散
層の分離や、インバータ遅延回路の様なゲート形成相か
らの変更がこの実施例では必要にならｌよい。

第２の利点は、上にも述べたように比較的小さい面積内
にレイアクト可能な点である。

第３の利点としては、遅延素子の個数の変更が。

他の遅延時間を決定する要因に影響な与えない点にある
。

例えば、ＰＭＯ８側の遅延素子を１段減らした場合 τｐ′＝（ＣＬ　＋　Ｃ、ｓ　ｐ　＋ＣＪ’Ｎ　）　ｉ
ｙｍｃ　Ｔ、、　□〜］＋、　ｎ　−１）・・・（３） 職＝（ＣＬ十〇、Ｐ十Ｃ４Ｎ）７ｇｍ（ＴＮ１〜ＴＮｎ
′）・・・（４） の様になる。

”ＪＰ、ＣＪＮには、スイッチング素子と遅延素子間お
よび遅延素子どうしの間の拡散層の容量が含まれないた
めＣ１＋ＣＪ、＋ＣＪＮは一定である。よって１ｍ（Ｔ
　　−Ｔ　　）がＩＩｍ（Ｔ、、−’Ｉ’Ｐｎ−＋　）
に変わＰＩ　　　　　Ｐｎ −た分だけ考慮すればよく、設計変更を行なう上での大
きな利点となる。

第４の利点としては、大きな遅延時間を得るたＷ＞Ｉｆ
Ｃｋ’Ｌ　ｔｏｔａｌのＩｒｎ、Ｊｌｒｎ（Ｔ　Ｐ　１
−　Ｔ　ｐ　ｎ　）　＋　ｊ’ｍ　（ＴＮ　ｓ　〜ＴＮ
ｎ’　　）の値を小さくすれば良い点にある。すなわち
、ＴＰ２〜ＴＰｎ、ＴＮ２〜ＴＮ　ｎ’の１ｍ　を小さ
くすれば不”−ＴＰｌｌＴＮｌのｇｍを小さくする必要
はない。一般に、Ｉｍｋ小さくするためには、チャネル
長の長いＭ、Ｏ８な用いるが、Ｔ、１．ＴＮ、について
は、一般的なチャネル長のＭＯＳを用いればよく、これ
は、入力回路の負荷容量が、不必要に大きくならないこ
とを意味ｌ−でいろ。

第６図＋ａｌないしくｅｌには、それぞれこの発明に係
る遅延回路の変形例が示されている。

【図面の簡単な説明】

第１図ないし第４図は、それぞれ従来技術の一例な示す
回路図。 第５図は、この発明の一実施例を示す回路図。 第６図ｆａｔないしくｅｌは、それぞれこの発明の他の
一実施例を示す回路図である。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　図 第　　５　図 Ｊ

Claims (1)

【特許請求の範囲】
1. インバータ回路を構成し１．直接その出力につながるス
   イッチング素子の電源（ＧＮＤも含める）側とＪＩＥ源
   電極電極間に、１・つ以上の、直接入力につながらない
   抵抗素子を入れることにより、出力の立上り１．または
   、立下り、スピードケ遅くしたことを特徴、とする遅延
   回路。