JPS596624A - Ｍｏｓｆｅｔのゲ−ト駆動回路 - Google Patents
Ｍｏｓｆｅｔのゲ−ト駆動回路Info
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- JPS596624A JPS596624A JP57113950A JP11395082A JPS596624A JP S596624 A JPS596624 A JP S596624A JP 57113950 A JP57113950 A JP 57113950A JP 11395082 A JP11395082 A JP 11395082A JP S596624 A JPS596624 A JP S596624A
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- drive circuit
- voltage
- transistor
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
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- Electronic Switches (AREA)
- Dc-Dc Converters (AREA)
- Inverter Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳＦＥＴのゲート駆動回路に係り、特にＭ
ＯＳＦＥＴの非導通期間に主電極間の印加電圧が上昇し
ても確実に非導通状態全維持させることのできるゲート
駆動回路に関する。
ＯＳＦＥＴの非導通期間に主電極間の印加電圧が上昇し
ても確実に非導通状態全維持させることのできるゲート
駆動回路に関する。
第１図にＭＯ８ＦＥＴ内部に存在する等価容量と、ＭＯ
ＳＦＥＴのゲート駆動回路の一例を示す。図において１
はＭＯＳＦＥＴ ＸＤ、Ｓ、ＧはそれぞれＭＯＳＦＥＴ
のドレイン、ソース、ゲート電極であシ、Ｃｏｍａ ｌ
ｃｒ’ｓｓ ｌ Ｃ１１ｇは内部に存在する等価容量
でそれぞれ出力容量、帰還容量、入力容量と呼ばれる。
ＳＦＥＴのゲート駆動回路の一例を示す。図において１
はＭＯＳＦＥＴ ＸＤ、Ｓ、ＧはそれぞれＭＯＳＦＥＴ
のドレイン、ソース、ゲート電極であシ、Ｃｏｍａ ｌ
ｃｒ’ｓｓ ｌ Ｃ１１ｇは内部に存在する等価容量
でそれぞれ出力容量、帰還容量、入力容量と呼ばれる。
２はゲート駆動回路であり、ゲート電流制限抵抗２１、
変圧器２２、トランジスタ２３で構成される。Ｅａはゲ
ート駆動用電源である。
変圧器２２、トランジスタ２３で構成される。Ｅａはゲ
ート駆動用電源である。
ＭＯ８Ｆ’ＥＴ ｌ’に非導通状態から導通状−に転じ
させるには、入力容１ｔＣｔ−’ｅ図示の極性にＭＯＳ
ＦＥＴの特性で定まるゲートしきい値電圧Ｖｔｈ以上に
充電すれば良い。
させるには、入力容１ｔＣｔ−’ｅ図示の極性にＭＯＳ
ＦＥＴの特性で定まるゲートしきい値電圧Ｖｔｈ以上に
充電すれば良い。
また、導通状態から非導通状態に転じさせるには、図示
の極性に充電されているＣＩ−ｋＶｔｂ以下の電圧にま
で低下させれば良い。
の極性に充電されているＣＩ−ｋＶｔｂ以下の電圧にま
で低下させれば良い。
ゲート駆動回路２では、トランジスタ２３の導通により
、変圧器２２を介して抵抗２１、ＣＩ、。
、変圧器２２を介して抵抗２１、ＣＩ、。
を通る電流でＣｌｅａ ｋ Ｖｔｂ以上に充電させ、
ＭＯＳＦＥＴ １全ターンオンさせる。
ＭＯＳＦＥＴ １全ターンオンさせる。
トランジスタ２３がターンオフすると、変圧器２３中に
流れていた励磁ｉ流がＭＯＳＦＥＴの ソース電極、ゲ
ート電極、抵抗２１全通して放出し、ＣＩ−’ｅ図示と
逆極性の電圧に充電してＭＯ８ＦＥＴ全ターンオフさせ
る。
流れていた励磁ｉ流がＭＯＳＦＥＴの ソース電極、ゲ
ート電極、抵抗２１全通して放出し、ＣＩ−’ｅ図示と
逆極性の電圧に充電してＭＯ８ＦＥＴ全ターンオフさせ
る。
第２図にＭＯＳＦＥＴ ’にブツシュ・プル形のインバ
ータに使用した一例を示す。
ータに使用した一例を示す。
図において、Ｅ Ｍは主変圧器ＴＭを介して負荷３に電
力を供給する主電源、１１．１２は第１図のＭＯＳＦＥ
Ｔ １と同様なＭＯＳＦＥＴである。
力を供給する主電源、１１．１２は第１図のＭＯＳＦＥ
Ｔ １と同様なＭＯＳＦＥＴである。
ブツシュ・プル形イ／バータの動作は広く知られている
ので、動作の説明は省略する。
ので、動作の説明は省略する。
ＭＯＳＦＥＴ １１．１２が両方ともオフ状態である
時、両ＭＯ８ＦＥＴには主電源ＥＶの電圧が印加されて
いる。入力容量自１．の充電電圧をＯＶとすれば、この
時出力容１Ｃ０１，，帰還容量Ｃｒａｓはそれぞれドレ
イン電極側を正極性に Ｅ Ｍの電圧に充電されている
。
時、両ＭＯ８ＦＥＴには主電源ＥＶの電圧が印加されて
いる。入力容量自１．の充電電圧をＯＶとすれば、この
時出力容１Ｃ０１，，帰還容量Ｃｒａｓはそれぞれドレ
イン電極側を正極性に Ｅ Ｍの電圧に充電されている
。
次にＭＯＳＦＥＴ １２がターンオンする場合全労え
る。ｒν１０８ＦＥＴ １２がターンオンすると、非
導通状態であるＭＯＳＦＥＴ １１にはＥＭの２倍の
電圧が印加される九め、Ｃ，８，及びＣ，、、ｔＥＭの
電圧からＥＭの２倍の電圧に充電する電流が流れる。こ
の時、Ｃｒａｍ ’に充電する電流はＣｌ Ｍ Ｍ に
流入する為、Ｃ１６，は第１図に示す極性に充電される
。これによって、Ｃ１，、がＶｔｈ以上に充電されると
ＭＯＳＦＥＴ １１が導通し、変圧器ＴＭが短絡状態
となって両方のＭＯＳＦＥＴに短絡電流が流れる。特に
、ＭＯ８Ｌ”ＥＴ １１はＥＭの電圧からＥＭの２倍
の電圧に上昇して行く過程で電流が流れるため、極めて
大きな損失が発生する。
る。ｒν１０８ＦＥＴ １２がターンオンすると、非
導通状態であるＭＯＳＦＥＴ １１にはＥＭの２倍の
電圧が印加される九め、Ｃ，８，及びＣ，、、ｔＥＭの
電圧からＥＭの２倍の電圧に充電する電流が流れる。こ
の時、Ｃｒａｍ ’に充電する電流はＣｌ Ｍ Ｍ に
流入する為、Ｃ１６，は第１図に示す極性に充電される
。これによって、Ｃ１，、がＶｔｈ以上に充電されると
ＭＯＳＦＥＴ １１が導通し、変圧器ＴＭが短絡状態
となって両方のＭＯＳＦＥＴに短絡電流が流れる。特に
、ＭＯ８Ｌ”ＥＴ １１はＥＭの電圧からＥＭの２倍
の電圧に上昇して行く過程で電流が流れるため、極めて
大きな損失が発生する。
ＭＯＳＦＥＴ １１がターンオンする場合も同様の動作
でＭＯＳＦＥＴ １２に大きな損失が生ずることになる
。
でＭＯＳＦＥＴ １２に大きな損失が生ずることになる
。
この損失は、高周波数でＭＯＳＦＥＴ ’ｅ駆動する程
大きくなる為、高周波駆動が困離となり、ＭＯＳＦＥＴ
の特徴である高速スイッチング特性を十分活用できなく
なる欠点がある。
大きくなる為、高周波駆動が困離となり、ＭＯＳＦＥＴ
の特徴である高速スイッチング特性を十分活用できなく
なる欠点がある。
従来のＭＯ８Ｆ’ＥＴのゲート駆動回路は、上記したＭ
Ｏ８ＦＥＴ内部の等価容量に起因する損失の発生を防止
できない。
Ｏ８ＦＥＴ内部の等価容量に起因する損失の発生を防止
できない。
本発明の目ｌ：トジは、ＭＯ８Ｆ’ＥＴが非導通状態で
あルヘき期間に、ＭＯ８Ｆ’ＥＴ内部の等価容量に起因
する導通状態が生じない様にし、ＭＯＳＦＥＴの損失全
低減できるゲート駆動回路を提供することにある。
あルヘき期間に、ＭＯ８Ｆ’ＥＴ内部の等価容量に起因
する導通状態が生じない様にし、ＭＯＳＦＥＴの損失全
低減できるゲート駆動回路を提供することにある。
ＭＯＳＦＥＴが非導通状態の時、ドレイン、ソース間の
印加電圧が上昇すると、ＭＯ８ＦＥＴ内部の帰還容量Ｃ
１１，に充電電流が流れる。本発明は、この充電電流を
ゲート電極からゲート駆動回路に流出させ、ＭＯＳＦＥ
Ｔの入力容量Ｃｌ ＃ Ｉ がゲートしきい値電圧Ｖ
ｓｈ以上に充電されること全阻止する機能を持ったゲー
ト駆動回路によって、ＭＯＳＦＥＴの損失低減を可能な
らしめたものである。
印加電圧が上昇すると、ＭＯ８ＦＥＴ内部の帰還容量Ｃ
１１，に充電電流が流れる。本発明は、この充電電流を
ゲート電極からゲート駆動回路に流出させ、ＭＯＳＦＥ
Ｔの入力容量Ｃｌ ＃ Ｉ がゲートしきい値電圧Ｖ
ｓｈ以上に充電されること全阻止する機能を持ったゲー
ト駆動回路によって、ＭＯＳＦＥＴの損失低減を可能な
らしめたものである。
第３図に本発明の一実施例を示す。本実施例は第１図に
示した従来のゲート駆動回路に分流回路４を設けたもの
であ石。分流回路４は抵抗Ｒａｓで構成されている。従
来もＭＯＳＦＥＴのゲート電極とソース電極の間に抵抗
を接続する場合もあつ友が、従来はサージ電圧によるゲ
ート、ソース間の破壊を防止することが主目的であり、
抵抗値も数百Ω〜数にΩに選定される場合が多かった。
示した従来のゲート駆動回路に分流回路４を設けたもの
であ石。分流回路４は抵抗Ｒａｓで構成されている。従
来もＭＯＳＦＥＴのゲート電極とソース電極の間に抵抗
を接続する場合もあつ友が、従来はサージ電圧によるゲ
ート、ソース間の破壊を防止することが主目的であり、
抵抗値も数百Ω〜数にΩに選定される場合が多かった。
ＭＯ８ＦＥＴ内部の等価容量に起因するＭＯＳＦＥＴの
導通全防止するには、第３図の抵抗Ｒａｇ ’ｅ小さな
値に選定する程良いことになるが、′ｆＬＧ１１ヲ小さ
く選定すると、Ｒｏｓで生ずる損失が大きくなる。
導通全防止するには、第３図の抵抗Ｒａｇ ’ｅ小さな
値に選定する程良いことになるが、′ｆＬＧ１１ヲ小さ
く選定すると、Ｒｏｓで生ずる損失が大きくなる。
そこで、帰還容量Ｃ２１，の充電電流によって、入力容
量ＣＩ ｍ ｓ が、ゲートしきい値電圧Ｖｔｈ以下
に保ち得る適正な値に選定することが重要である。
量ＣＩ ｍ ｓ が、ゲートしきい値電圧Ｖｔｈ以下
に保ち得る適正な値に選定することが重要である。
第２図に示したブツシュ・プル形インバータに第３図の
ゲート駆動回路全適用する場合を例に、抵抗Ｒ（］Ｉの
適正な値について検討する。
ゲート駆動回路全適用する場合を例に、抵抗Ｒ（］Ｉの
適正な値について検討する。
ＭＯＳＦＥＴ １１がターンオンする時、非導通状態
にあるべきＭＯ８Ｊｉ”ＥＴ １２のドレイン、ソー
ス間印加電圧は、主変圧ＴＭの洩れインダクタンス及び
配線のインダクタンスを無視すれば、次式で示す電圧上
昇率ｄＶ／ｄｔで上昇する。
にあるべきＭＯ８Ｊｉ”ＥＴ １２のドレイン、ソー
ス間印加電圧は、主変圧ＴＭの洩れインダクタンス及び
配線のインダクタンスを無視すれば、次式で示す電圧上
昇率ｄＶ／ｄｔで上昇する。
（１）弐にオイ−７１：’、ｔ 、、 （７）ＭＯＳＦ
ＥＴ １１ （Ｄ ター ンオン時間である。（１）式
のｄＶ／ｄｔによって、Ｃ，、、ｉ流ｎる充電電流ｔｒ
ａｍは次式となる。
ＥＴ １１ （Ｄ ター ンオン時間である。（１）式
のｄＶ／ｄｔによって、Ｃ，、、ｉ流ｎる充電電流ｔｒ
ａｍは次式となる。
ｂｓ
ｉ ｒａｍ ” Ｃｒａｍ・−一 ・・・叩・・（２
）ｔ、Ｉｌ １ ！１６ がＣＩ ｍ ｍ に流入し、ＣＩ ａ
ｍ の電圧が上昇するに伴って抵抗几。Ｓに′電流が
流れる。
）ｔ、Ｉｌ １ ！１６ がＣＩ ｍ ｍ に流入し、ＣＩ ａ
ｍ の電圧が上昇するに伴って抵抗几。Ｓに′電流が
流れる。
ＭＯＳＦＥＴ １１（Ｄターンオン時間に、ＭＯ８Ｆ
ＥＴ１２のゲート駆動回路に設けた抵抗ＲＧｌｌに流れ
る電萌ｆｆ１Ｑｏｓは次式となる。
ＥＴ１２のゲート駆動回路に設けた抵抗ＲＧｌｌに流れ
る電萌ｆｆ１Ｑｏｓは次式となる。
また、ＭＯＳＦＥＴ １１（ｒ）ターンオン時間ＫＣ，
，。
，。
全充電する電流の電荷量Ｑｒ、ば（２）式から次となる
。
。
ＥＭ
Ｑ□＝／ Ｃ□５・□・ｄｉ
’ ｔｏｎ
ＱｒａとＱｃｓＯ差がＣｌ ＠ ａ の充電電荷量と
なるためＭＯＳＦＥＴ １２Ｆ、確実に非導状態として
おくには、次の冬作を満足すれば良い。
なるためＭＯＳＦＥＴ １２Ｆ、確実に非導状態として
おくには、次の冬作を満足すれば良い。
Ｑ、畠 −Ｑｃｓ
ｃｌ、、−（ｖ・・ °゛°°町°）現在市販さ
れている４００Ｖ、８．Ａ級ＭＯ８Ｆ’ＥＴ金用いて、
（５）式を満足させるＲｏｓ ｋ求める。このＭＯ８Ｆ
’ＥＴはＣｒａｍ Ｉ Ｃｏｍ５ がそれぞれ２０ｐ
Ｆ。
れている４００Ｖ、８．Ａ級ＭＯ８Ｆ’ＥＴ金用いて、
（５）式を満足させるＲｏｓ ｋ求める。このＭＯ８Ｆ
’ＥＴはＣｒａｍ Ｉ Ｃｏｍ５ がそれぞれ２０ｐ
Ｆ。
８００ｐＦ’であり、ターンオン時間ｔ、ユは５ｏμＳ
。
。
ＶｔｈはＩＶである。また、ＥＭは商用１００Ｖｅ蛙流
して得た直流電圧を考慮して１４０Ｖとする。
して得た直流電圧を考慮して１４０Ｖとする。
これ等の条件を用いてＲｏｓ ｆ求めると、Ｒａｓは８
７．５Ω以下に選定しなければならない。
７．５Ω以下に選定しなければならない。
以上の結果から、従来ゲート、ソース間をサージ電圧か
ら保護する目的で設けていた抵抗値に比べ、１／１０程
度の値に選定しなければＭＯＳＦＥＴを確実に非導通状
態に保ち得ないことが判る。
ら保護する目的で設けていた抵抗値に比べ、１／１０程
度の値に選定しなければＭＯＳＦＥＴを確実に非導通状
態に保ち得ないことが判る。
本実施例に依れば、非導通期間中にＭＯＳＦＥＴの印加
電圧が上昇しても、入力容量ＣＩｍｓ がゲートしきい
値電圧Ｖｔｈ以上にならないため、確実にＭＯＳＦＥＴ
のオフ状態を維持できるため、ＭＯＳＦＥＴの損失を大
幅に低減させ得る効果がある。
電圧が上昇しても、入力容量ＣＩｍｓ がゲートしきい
値電圧Ｖｔｈ以上にならないため、確実にＭＯＳＦＥＴ
のオフ状態を維持できるため、ＭＯＳＦＥＴの損失を大
幅に低減させ得る効果がある。
第４図に他の実施例を示す。本実施例は、第３図に示し
た分流回路４を、トランジスタ２６で構成したものであ
る。図において２５はトランジスタ２６のベース電流制
限抵抗、２４はトランジスタ２６を駆動するための変圧
器、２７はトランジスタ２６のベース電流全スイッチン
グするためのトランジスタであり、５ＩＧＩ、８ＩＧ２
はそれぞれトランジスタ２３．２４の駆動用信号である
。
た分流回路４を、トランジスタ２６で構成したものであ
る。図において２５はトランジスタ２６のベース電流制
限抵抗、２４はトランジスタ２６を駆動するための変圧
器、２７はトランジスタ２６のベース電流全スイッチン
グするためのトランジスタであり、５ＩＧＩ、８ＩＧ２
はそれぞれトランジスタ２３．２４の駆動用信号である
。
ＭＯＳＦＥＴ ｉスイッチングさせる動作は第３図と
同様であり、ＳＩＯ１によってトランジスタ２３を駆動
させれば良い。ＭＯＳＦＥＴ １の非導通期間に、ドレ
イン、ソース間の印加電圧が上昇する時、ＳＩＯ２によ
ってトランジスタ２７を導通させ、トランジスタ２６を
ターンオンさせる。トランジスタ２６の導通によって、
ＭＯＳＦＥＴ １のゲート電極は、ソース電極に比べて
トランジスタ２６の飽和電圧Ｖｃｇだけ高い電位に固定
される。
同様であり、ＳＩＯ１によってトランジスタ２３を駆動
させれば良い。ＭＯＳＦＥＴ １の非導通期間に、ドレ
イン、ソース間の印加電圧が上昇する時、ＳＩＯ２によ
ってトランジスタ２７を導通させ、トランジスタ２６を
ターンオンさせる。トランジスタ２６の導通によって、
ＭＯＳＦＥＴ １のゲート電極は、ソース電極に比べて
トランジスタ２６の飽和電圧Ｖｃｇだけ高い電位に固定
される。
ＭＯＳＦＥＴ １の内部抵抗全無視すれば、入力容量Ｃ
，，，はＶｃｇに充電されることになるため、トランジ
スタ２６のＶＣＥ？次の条件に設定すればＭＯＳＦＥＴ
１＝に確実に非導通状態に維持できる。
，，，はＶｃｇに充電されることになるため、トランジ
スタ２６のＶＣＥ？次の条件に設定すればＭＯＳＦＥＴ
１＝に確実に非導通状態に維持できる。
ＶｃＥ＜Ｖｔｈ ・・・・・・・・・（
６）本実施例に示したゲート駆動回路を第２図に示した
ブツシュ・プル形インバータに適用する場合について次
に述べる。
６）本実施例に示したゲート駆動回路を第２図に示した
ブツシュ・プル形インバータに適用する場合について次
に述べる。
ＭＯ８ＦＥ’ｒ １２がターンオンする時、ＭＯ８１
ｉ’ＥＴ１２のゲート駆動回路にＦｉｓＩＧｌが入力さ
れる。
ｉ’ＥＴ１２のゲート駆動回路にＦｉｓＩＧｌが入力さ
れる。
この信号’ｅＭＯ８ＦＥＴ １１のゲート駆動回路に
Ｓ ＩＯ２として入力させれば、ＭＯＳＦＥＴ １１の
ゲート電極は、第４図に示すトランジスタ２６によって
、ソース電極よりもＶｃｍだけ高い、電圧になる。ＭＯ
ＳＦＥＴ １２のター７オン時、ＭＯ８Ｆ’ＢＴ１１
のドレイン、ソース間電圧が上昇するが、（６）式に示
す関係によりＭＯＳＦＥＴ １１は非導通状態を維持
できる。
Ｓ ＩＯ２として入力させれば、ＭＯＳＦＥＴ １１の
ゲート電極は、第４図に示すトランジスタ２６によって
、ソース電極よりもＶｃｍだけ高い、電圧になる。ＭＯ
ＳＦＥＴ １２のター７オン時、ＭＯ８Ｆ’ＢＴ１１
のドレイン、ソース間電圧が上昇するが、（６）式に示
す関係によりＭＯＳＦＥＴ １１は非導通状態を維持
できる。
ＭＯＳＦＥＴ １１がターンオンする時も、ＭＯＳＦＥ
Ｔ １１のゲート駆動回路に入力される信号８ ＩＧＩ
を、ＭＯＳＦＥＴ １２のゲート駆動回路ＫＳ ＩＯ２
として入力させることによって、ＭＯ８Ｆ’ＥＴの非導
通状態を維持できることになる。
Ｔ １１のゲート駆動回路に入力される信号８ ＩＧＩ
を、ＭＯＳＦＥＴ １２のゲート駆動回路ＫＳ ＩＯ２
として入力させることによって、ＭＯ８Ｆ’ＥＴの非導
通状態を維持できることになる。
以上述べた様に、本実施例によれば、第３図の実施例と
同様に、ＭＯ８ＦＥＴ内部の等価容量に起因すルＭ Ｏ
ＳＦ Ｅ Ｔノ導通を防止でき、ＭＯ８Ｆ’ＥＴの損失
を低減できる他、トランジスタ２６をＭＯＳＦＥＴの印
加電圧が上昇する時だけ導通状態とさせるため、第３図
の実施例の様に抵抗Ｒａｍの損失発生が無く、ゲート駆
動回路の損失全低減させることのできる効果がある。
同様に、ＭＯ８ＦＥＴ内部の等価容量に起因すルＭ Ｏ
ＳＦ Ｅ Ｔノ導通を防止でき、ＭＯ８Ｆ’ＥＴの損失
を低減できる他、トランジスタ２６をＭＯＳＦＥＴの印
加電圧が上昇する時だけ導通状態とさせるため、第３図
の実施例の様に抵抗Ｒａｍの損失発生が無く、ゲート駆
動回路の損失全低減させることのできる効果がある。
第５図に他の実施例を示す。本実施例は、ＭＯＳＦＥＴ
Ｏ印加電圧が上昇する時、ＭＯＳＦＥＴのゲート電極
を逆バイアスし、等価容量の充電電流を強制的にゲート
回路に流出させる様にし友ものである。
Ｏ印加電圧が上昇する時、ＭＯＳＦＥＴのゲート電極
を逆バイアスし、等価容量の充電電流を強制的にゲート
回路に流出させる様にし友ものである。
図において、ＥｌはＭＯＳＦＥＴ ｌ全導通させる時、
トランジスタ５、抵抗７全通してゲート電極を正極性に
バイアスするための電源、８はトランジスタ５０ベース
゛嵯流制限抵抗、Ｅ２はトランジスタ６、抵抗９全通し
てＭＯＳＦＥＴのゲート電極を逆バイアスする為の電源
であり、抵抗１０はトランジスタ６のベース電流制限抵
抗である。トランジスタ１３は、変圧器１１を介してト
ランジスタ５をスイッチングさせ、トランジスタ１４は
変圧器１２を介してトランジスタ６をスイッチングさせ
る友めのもので、Ｅ３はトランジスタ５及び６にベース
電流を供給“するための電源である。
トランジスタ５、抵抗７全通してゲート電極を正極性に
バイアスするための電源、８はトランジスタ５０ベース
゛嵯流制限抵抗、Ｅ２はトランジスタ６、抵抗９全通し
てＭＯＳＦＥＴのゲート電極を逆バイアスする為の電源
であり、抵抗１０はトランジスタ６のベース電流制限抵
抗である。トランジスタ１３は、変圧器１１を介してト
ランジスタ５をスイッチングさせ、トランジスタ１４は
変圧器１２を介してトランジスタ６をスイッチングさせ
る友めのもので、Ｅ３はトランジスタ５及び６にベース
電流を供給“するための電源である。
ＭＯＳＦＥＴ ｌを導通状態とするには、信号５ＩＧＩ
によって、トランジスタ１３をターンオンさせ、Ｅｔ
の電圧’ｅＭＯ８ＦＥＴのゲートに印加させる。
によって、トランジスタ１３をターンオンさせ、Ｅｔ
の電圧’ｅＭＯ８ＦＥＴのゲートに印加させる。
ＭＯＳＦＥＴ ｌｋターンオフさせる時及び、ＭＯＳ
ＦＥＴ １の印加電圧が上昇し、帰還容量に充電電流が
流れる時は、５ＩＧ２によってトランジスタ１４をター
ンオンさせ、電源Ｅ２の電圧によってＭＯＳＦＥＴ
１のゲート電極を逆バイアスする。
ＦＥＴ １の印加電圧が上昇し、帰還容量に充電電流が
流れる時は、５ＩＧ２によってトランジスタ１４をター
ンオンさせ、電源Ｅ２の電圧によってＭＯＳＦＥＴ
１のゲート電極を逆バイアスする。
本実施例によれば、ＭＯＳＦＥＴのゲート電極は電源Ｅ
２によって逆バイアスされるため、入力容量Ｃ１６，は
Ｖｔｈに達することなく、確実にＭＯＳＦＥＴ １の
非導通状態を維持できる。このため、ＭＯＳＦＥＴの大
容量化に伴って、内部の帰還容ｉｃ、、、 が増大し
、％Ｉ の充電電流が増加しても確実にＭＯ８ＦＥＴ’
を非導通状態に維持できる効果がある。
２によって逆バイアスされるため、入力容量Ｃ１６，は
Ｖｔｈに達することなく、確実にＭＯＳＦＥＴ １の
非導通状態を維持できる。このため、ＭＯＳＦＥＴの大
容量化に伴って、内部の帰還容ｉｃ、、、 が増大し
、％Ｉ の充電電流が増加しても確実にＭＯ８ＦＥＴ’
を非導通状態に維持できる効果がある。
第６図に他の実施例を示す。本実施例は、第５図の実姑
例に抵抗Ｒ，ｓ’（ｒ付加し友ものである。
例に抵抗Ｒ，ｓ’（ｒ付加し友ものである。
Ｒｓｉ付加し次効果を、第７図を用すて述べる。
時点ｔｏでＭＯ８Ｉ！’ＥＴのターンオン信号が入力さ
れると、入力容ｉ ｃ 、、、は充電され始める。
れると、入力容ｉ ｃ 、、、は充電され始める。
Ｃｌ ＠ ＠ の充電電圧がＯＶの状態から充電が開始
さレルト、時点ｔｌ テＶｔｈに達し、ＭＯＳＦＥＴが
ターンオンし始める。しかし、破線で示す様に、Ｃｌ
ｌ ＠ がＥ、の電圧に逆バイアスされた状態からＭＯ
ＳＦＥＴにターンオン信号が入力されると、ＣＩ ｍ
ｓ の充電電圧がＶｔｂに達する時点が１２となり、Ｍ
ＯＳＦＥＴのターンオン時間が長くなってしまう。
さレルト、時点ｔｌ テＶｔｈに達し、ＭＯＳＦＥＴが
ターンオンし始める。しかし、破線で示す様に、Ｃｌ
ｌ ＠ がＥ、の電圧に逆バイアスされた状態からＭＯ
ＳＦＥＴにターンオン信号が入力されると、ＣＩ ｍ
ｓ の充電電圧がＶｔｂに達する時点が１２となり、Ｍ
ＯＳＦＥＴのターンオン時間が長くなってしまう。
第５図に示す様に、ＭＯＳＦＥＴのターンオフ時及び、
帰還容量Ｃｒ ＠ ａ に充電電流が流れる時、入力容
量Ｃ，，、＋逆極性に充電すると、ＭＯＳ Ｆ ＥＴ全
ターンオンさせる時、第７図で破線で示す様に、Ｃｌｅ
ａ が逆バイアスされた状態でＭＯ８ＦＥＴ’ｔター
ンオンさせることになる為、ターンオン時間が長くなり
、高周波数駆動？防げることになる。これを防止するの
が抵抗Ｒ８である。すなわち、非導通期間にＭＯ８Ｆ’
ＥＴの印加電圧が上昇し、帰還容量Ｇ’ ｒ ａ ａ
に充電電流が流れる時間だけパルス状に信号５ＩＧ３
が入力され、トランジスタ６が導通している間に入力容
量ｃ、、、’ ２逆特バイアスしてＭＯ８Ｆ’ＥＴの非
導通状態を維持させるが、トランジスタ６がターンオフ
し几後もＣＩｍｓ は逆バイアスされた状態になってい
る。このＣＩ−’ｒ：抵抗Ｒ８でＭＯ８Ｆ’ＥＴ ｋ次
にターンオンさせる時点までに放電させ、第７図の実線
で示す様にＣ，、、’にほぼＯＶの状態からＭ０８ＦＥ
’ｌ’のターンオン動作ができる様にし几ものである。
帰還容量Ｃｒ ＠ ａ に充電電流が流れる時、入力容
量Ｃ，，、＋逆極性に充電すると、ＭＯＳ Ｆ ＥＴ全
ターンオンさせる時、第７図で破線で示す様に、Ｃｌｅ
ａ が逆バイアスされた状態でＭＯ８ＦＥＴ’ｔター
ンオンさせることになる為、ターンオン時間が長くなり
、高周波数駆動？防げることになる。これを防止するの
が抵抗Ｒ８である。すなわち、非導通期間にＭＯ８Ｆ’
ＥＴの印加電圧が上昇し、帰還容量Ｇ’ ｒ ａ ａ
に充電電流が流れる時間だけパルス状に信号５ＩＧ３
が入力され、トランジスタ６が導通している間に入力容
量ｃ、、、’ ２逆特バイアスしてＭＯ８Ｆ’ＥＴの非
導通状態を維持させるが、トランジスタ６がターンオフ
し几後もＣＩｍｓ は逆バイアスされた状態になってい
る。このＣＩ−’ｒ：抵抗Ｒ８でＭＯ８Ｆ’ＥＴ ｋ次
にターンオンさせる時点までに放電させ、第７図の実線
で示す様にＣ，、、’にほぼＯＶの状態からＭ０８ＦＥ
’ｌ’のターンオン動作ができる様にし几ものである。
前述Ｌ７’ｊ４００Ｖ、８Ａ級ＭＯ８ＦＥＴ ’ｅ、第
２図に示したブツシュ・プル形インバータに適用し、出
力周波数が２００ ｋ １．（ｚとなる様に駆動する時
のＲａＯ値について次に述べる。
２図に示したブツシュ・プル形インバータに適用し、出
力周波数が２００ ｋ １．（ｚとなる様に駆動する時
のＲａＯ値について次に述べる。
電源Ｅ２によってＣ１）が−１５Ｖに充電されるとして
、次にＭＯＳＦＥＴがターンオンする時点までに９５％
放電させること圧する時、ターンオンさせる時点でのＣ
１ｍｇ は０．７５ Ｖ逆バイアス電圧が残存すること
になる。第２図のブツシュ・プル形インバータでは、出
方周波数’１２００ｋ）（Ｚにするには、ＭＯＳＦＥＴ
１２がターンオンしてからＭＯＳＦＥＴ １ ＋が
ターンオンするまでに２．５μｓの時間がある。ＭＯＳ
ＦＥＴ １１がターンオンしてから、ＭＯＳＦＥＴ １
２がターンオンするまでの時間も同様である。従って８
００９ＦのＣ２，。
、次にＭＯＳＦＥＴがターンオンする時点までに９５％
放電させること圧する時、ターンオンさせる時点でのＣ
１ｍｇ は０．７５ Ｖ逆バイアス電圧が残存すること
になる。第２図のブツシュ・プル形インバータでは、出
方周波数’１２００ｋ）（Ｚにするには、ＭＯＳＦＥＴ
１２がターンオンしてからＭＯＳＦＥＴ １ ＋が
ターンオンするまでに２．５μｓの時間がある。ＭＯＳ
ＦＥＴ １１がターンオンしてから、ＭＯＳＦＥＴ １
２がターンオンするまでの時間も同様である。従って８
００９ＦのＣ２，。
が２．５μｓの間で１５Ｖの充電電圧から０．７５ Ｖ
にまで放電させるに要する抵抗Ｒｓ’に求めれば良く、
几８は次式から得られる。
にまで放電させるに要する抵抗Ｒｓ’に求めれば良く、
几８は次式から得られる。
（７）式からＲ８は６１にΩとなる。
この様にＲｓｉ決定すれば、ＭＯ８Ｆ’ＥＴがターンオ
ン動作を開始する時、ｅｌｍｓ はほぼｏＶがら充電が
開始されるため、ターンオン時間の長期化を防ぐことの
できる効果がある。
ン動作を開始する時、ｅｌｍｓ はほぼｏＶがら充電が
開始されるため、ターンオン時間の長期化を防ぐことの
できる効果がある。
第８図に他の実施例を示す。本実施例は、ｆｉｌｃｚ図
に示し友ブツシュ・プル形インバータの主変圧ＴＭに、
巻線ｎ２＋ ＊ ｎｚｚ ｋ設けたものである。図に
おいてｎＩＩ ＋ ０１２は主変圧器ＴＭの１次巻線
であり、ゲート回路１０はゲート駆動用変圧器１０１、
ゲート電流制限抵抗１ｏ２、ゲート駆動用トランジスタ
１０３、抵抗１０４、ダイオード１０５及び抵抗Ｒｓで
構成される。
に示し友ブツシュ・プル形インバータの主変圧ＴＭに、
巻線ｎ２＋ ＊ ｎｚｚ ｋ設けたものである。図に
おいてｎＩＩ ＋ ０１２は主変圧器ＴＭの１次巻線
であり、ゲート回路１０はゲート駆動用変圧器１０１、
ゲート電流制限抵抗１ｏ２、ゲート駆動用トランジスタ
１０３、抵抗１０４、ダイオード１０５及び抵抗Ｒｓで
構成される。
いま、ＭＯＳＦＥＴ １２がターンオンする場合を考え
る。ＭＯＳＦＥＴ １２がターンオンすると主変圧器Ｔ
ｗの各巻線には図示黒丸を正極性とする電圧が生ずる。
る。ＭＯＳＦＥＴ １２がターンオンすると主変圧器Ｔ
ｗの各巻線には図示黒丸を正極性とする電圧が生ずる。
この時巻線ｎ２２はＭＯＳＦＥＴ １１のゲート、ソー
スに接続され、ゲート全負極性にバイアスする為、入力
容量Ｃ１１，も逆極性に充電されて、ＭＯ８ＦＥ’ｒ
１２のターンオンに伴うＭＯＳＦＥＴ １１の導通
全阻止する。また、巻線ｎ２１に生じた電圧は、ＭＯＳ
ＦＥＴ １２に設けたゲート駆動回路１０内のダイオー
ド１０５で阻止されるため、巻ｇｎａｔには電流が流れ
ない。１２２に生じた電圧によって逆充電され７ｔＭＯ
８ＦＥＴ １１の入力容量ＣＩ ａ ｍ は、ＭＯＳ
ＦＥＴ １１がターンオンするまでに抵抗Ｒｓ’に介し
て放電される。
スに接続され、ゲート全負極性にバイアスする為、入力
容量Ｃ１１，も逆極性に充電されて、ＭＯ８ＦＥ’ｒ
１２のターンオンに伴うＭＯＳＦＥＴ １１の導通
全阻止する。また、巻線ｎ２１に生じた電圧は、ＭＯＳ
ＦＥＴ １２に設けたゲート駆動回路１０内のダイオー
ド１０５で阻止されるため、巻ｇｎａｔには電流が流れ
ない。１２２に生じた電圧によって逆充電され７ｔＭＯ
８ＦＥＴ １１の入力容量ＣＩ ａ ｍ は、ＭＯＳ
ＦＥＴ １１がターンオンするまでに抵抗Ｒｓ’に介し
て放電される。
ＭＯＳＦＥＴ １１がターンオンする時も同様の動作
によってＭＯＳＦＥＴ １２の導通全阻止できる。
によってＭＯＳＦＥＴ １２の導通全阻止できる。
以上述べ皮様に、本実施例によれば、ＭＯＳＦＥＴの印
加電圧が上昇する時、主電源ＥＶからゲート電極を逆バ
イアスする電力が得られるため、ゲート駆動電源Ｅａの
低電力化が図れる他、簡単な構成で確実にＭＯ８ｌｉ’
ＥＴの導通全阻止できる効果がある。本実施例はブツシ
ュ・プル形インバータを例に述べたが、ブリッジ形イン
バータ、ハーフ７’リツジ形インバータ等にも適用でき
ることは言うまでも無い。
加電圧が上昇する時、主電源ＥＶからゲート電極を逆バ
イアスする電力が得られるため、ゲート駆動電源Ｅａの
低電力化が図れる他、簡単な構成で確実にＭＯ８ｌｉ’
ＥＴの導通全阻止できる効果がある。本実施例はブツシ
ュ・プル形インバータを例に述べたが、ブリッジ形イン
バータ、ハーフ７’リツジ形インバータ等にも適用でき
ることは言うまでも無い。
本発明によれば、非導通期間にあるべきＭＯＳＦＥＴの
印加電圧が上昇し友場合、内部の等価容量に起因するＭ
ＯＳＦＥＴの導通を阻止でき、ＭＯＳＦＥＴの損失を低
減でき効果がある。
印加電圧が上昇し友場合、内部の等価容量に起因するＭ
ＯＳＦＥＴの導通を阻止でき、ＭＯＳＦＥＴの損失を低
減でき効果がある。
発明者の実験によれば、２００ｋＨ２駆動時に本発明に
よる対策を施さなかった場合のＭＯＳＦＥＴのスイッチ
ング損失は１３．７Ｗであるのに対し、本発明による対
策を行った場合のスイッチング損失は４．２Ｗとなり、
１／３以下の損失に抑制できることがわかつ九。
よる対策を施さなかった場合のＭＯＳＦＥＴのスイッチ
ング損失は１３．７Ｗであるのに対し、本発明による対
策を行った場合のスイッチング損失は４．２Ｗとなり、
１／３以下の損失に抑制できることがわかつ九。
第１図はＭＯ８ＦＥＴ内部の等価容器及び従来のゲート
駆動回路の一例を示す図、第２図はブツシュ・プル形イ
ンバータに従来のゲート駆動回路を適用した場合の問題
点を述べる図、第３図は本発明の一実施例を示す図、第
４．５，６．８図は本発明の他の実施例を示す図、第７
図は本発明のうち、第６図の実施例の動作を説明する図
である。 １・・・ＭＯＳＦＥＴ 、Ｒｍ・・・入力容量放電用抵
抗、ＥＭ・・・主電源、ＴＭ・・・主変圧器、几Ｇ８・
・・抵抗、答７ｍ ’ｔｔｒｔ、ｔ２
駆動回路の一例を示す図、第２図はブツシュ・プル形イ
ンバータに従来のゲート駆動回路を適用した場合の問題
点を述べる図、第３図は本発明の一実施例を示す図、第
４．５，６．８図は本発明の他の実施例を示す図、第７
図は本発明のうち、第６図の実施例の動作を説明する図
である。 １・・・ＭＯＳＦＥＴ 、Ｒｍ・・・入力容量放電用抵
抗、ＥＭ・・・主電源、ＴＭ・・・主変圧器、几Ｇ８・
・・抵抗、答７ｍ ’ｔｔｒｔ、ｔ２
Claims (1)
- 【特許請求の範囲】 １、ＭＯＳＦＥＴのドレイン・ゲート両電極間に存在す
る帰還容量の充電電流を、上記ゲート電極から外部へ流
出させる分流回路金儲えたことを特徴とするＭＯＳＦＥ
Ｔのゲート駆動回路。 ２、特許請求の範囲第１項において、前記分流回路は、
前記ＭＯ８ＦＥＴのゲート・ソース両電極間に抵抗を接
続して構成し九こと全特徴とするＭＯＳＦＥＴのゲート
駆動回路。 ３、特許請求の範囲第１項において、前記分流回路は、
前記ＭＯ８ＦＥＴの非導通期間に閉路されるトランジス
タ全ゲート・ソース両電極間に接続して構成したことを
特徴とするＭＯ８Ｆ’ＥＴのゲート駆動回路。 ４、特許請求の範囲第１項において、前記分流回路は、
前記ＭＯ８ｌｉ”ＥＴのゲート・ソース両電極間に逆バ
イアスを与える電源と、この電源と直列接続され前記Ｍ
Ｏ８ｌｉ’ＥＴの非導通期間に閉路されるトランジスタ
をゲート・ソース両電極間に接続して構成したこと全特
徴とするＭＯＳＦＥＴのゲート駆動回路。 ５、特許請求の範囲第４項において、前記ＭＯ８ＦＥＴ
のゲート・ソース両電極間に抵抗を付加したことを特徴
とするＭＯＳＦＥＴのゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113950A JPS596624A (ja) | 1982-07-02 | 1982-07-02 | Ｍｏｓｆｅｔのゲ−ト駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113950A JPS596624A (ja) | 1982-07-02 | 1982-07-02 | Ｍｏｓｆｅｔのゲ−ト駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596624A true JPS596624A (ja) | 1984-01-13 |
Family
ID=14625265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113950A Pending JPS596624A (ja) | 1982-07-02 | 1982-07-02 | Ｍｏｓｆｅｔのゲ−ト駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596624A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160691U (ja) * | 1984-09-28 | 1986-04-24 | ||
| JPS61154788U (ja) * | 1985-03-18 | 1986-09-25 | ||
| JPS62164784U (ja) * | 1986-04-10 | 1987-10-20 | ||
| JP2001201968A (ja) * | 1999-11-11 | 2001-07-27 | Canon Inc | 画像形成装置用電源装置及びそれを用いた画像形成装置 |
| US7868683B2 (en) | 2008-08-12 | 2011-01-11 | Infineon Technologies Ag | Switch using an accelerating element |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553259A (en) * | 1978-06-21 | 1980-01-11 | Fujitsu Ltd | Switching circuit |
| JPS5752230A (en) * | 1980-09-12 | 1982-03-27 | Hitachi Ltd | Driving system of semiconductor |
-
1982
- 1982-07-02 JP JP57113950A patent/JPS596624A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553259A (en) * | 1978-06-21 | 1980-01-11 | Fujitsu Ltd | Switching circuit |
| JPS5752230A (en) * | 1980-09-12 | 1982-03-27 | Hitachi Ltd | Driving system of semiconductor |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6160691U (ja) * | 1984-09-28 | 1986-04-24 | ||
| JPS61154788U (ja) * | 1985-03-18 | 1986-09-25 | ||
| JPS62164784U (ja) * | 1986-04-10 | 1987-10-20 | ||
| JP2001201968A (ja) * | 1999-11-11 | 2001-07-27 | Canon Inc | 画像形成装置用電源装置及びそれを用いた画像形成装置 |
| US7868683B2 (en) | 2008-08-12 | 2011-01-11 | Infineon Technologies Ag | Switch using an accelerating element |
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