JPS596627A - Semiconductor integrated circuit device - Google Patents
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- JPS596627A JPS596627A JP11543082A JP11543082A JPS596627A JP S596627 A JPS596627 A JP S596627A JP 11543082 A JP11543082 A JP 11543082A JP 11543082 A JP11543082 A JP 11543082A JP S596627 A JPS596627 A JP S596627A
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Abstract
Description
【発明の詳細な説明】 この発明は、半導体集積回路装置に関する。[Detailed description of the invention] The present invention relates to a semiconductor integrated circuit device.
’ｌ’ＴＬ（）う／ジスタ・トランジスタ・ロジック）
は、高速動作を行なわせることが出来る反面、消費電力
が大きく、ゲートアレイの集積度が低いという欠点があ
る。'l'TL()U/Distor Transistor Logic)
Although it is possible to perform high-speed operation, it has the drawbacks of high power consumption and low integration of the gate array.
一方、ＭＱＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）で構成されるｃＭｏｓ （相補型Ｍ０Ｓ）等は、比
較的低速である反面、低消費電力で、ゲートアレイの集
積度が高いという長所をもっている。On the other hand, cMoS (complementary M0S), which is composed of MQSFETs (insulated gate field effect transistors), has the advantages of relatively low speed, low power consumption, and high integration of gate arrays.
そこで、本願発明者は、内部論理ブロックを０Ｍ０８回
路等で構成し、出力回路をＴＴＬ回路で構成することに
より、比較的高速で、低消費電力と高集積度の半導体集
積回路装置を得ることを考えた。しかし、’ｆ’ Ｔ
Ｌ回路の入力部での電流が駆動電流の比較的小さな０Ｍ
０８回路から見た場合大きいので、ここでのインターフ
ェイスにおいて動作スピードが大幅に遅くなってしまう
。Therefore, the inventor of the present application has attempted to obtain a semiconductor integrated circuit device with relatively high speed, low power consumption, and high degree of integration by configuring the internal logic block with a 0M08 circuit or the like and the output circuit with a TTL circuit. Thought. However, 'f' T
The current at the input part of the L circuit is 0M, which is a relatively small drive current.
Since it is large when viewed from the 08 circuit, the operating speed of the interface here will be significantly slowed down.
また、０Ｍ０８回路等のファン−アウト（Ｆａｎ −Ｑ
ｕｔ）数が多くとれないため、０Ｍ０８回路等とＴ Ｔ
Ｌ出力バッファとの間に比較的大きなチップサイズの
ＣＭＯＳバッファが多数必要となって集積度を低下させ
てしまうという欠点が生じる。Also, fan-out (Fan-Q) of 0M08 circuit etc.
T T
A disadvantage is that a large number of relatively large chip size CMOS buffers are required between the L output buffer and the degree of integration is reduced.
この発明の目的は、比較的高速で、低消費′電力及び高
集積化を図った半導体集積回路装置を提供することにあ
る。An object of the present invention is to provide a semiconductor integrated circuit device that is relatively high speed, has low power consumption, and is highly integrated.
この発明の他の目的は、以下の説明及び図面か以下、こ
の発明を実施例とともに詳細に説明する。Other objects of the invention are explained in detail in the following description and drawings, together with examples thereof.
第１図には、この発明の一実施例のブロツク図が示され
ている。FIG. 1 shows a block diagram of one embodiment of the invention.
同図において、ＴＴＬ人カバカバッファＴ Ｔ Ｌ出力
バッファは、Ｔ Ｔ Ｌ出力バッファにおける入力素子
を除いてバイポーラトランジスタで構成され、内部論理
ブロックと、ＴＴＬ出力バノファにおける入力素子は、
ＩＶＩ Ｑ Ｓ Ｆ” Ｅ Ｔで構成されている。また
人カバノファ部は、Ｔ Ｔ Ｌレベルの入力インタフェ
ース特性をもつものであればよ（、ＭＱ Ｓ Ｆ Ｅ
Ｔで構成しても良い。これらの各回路素子は、それぞれ
公知の半導体製造方法によって、１個の半導体基板上に
おいて形成される。特に制限されないが、内部論理ブロ
ックは、その低消費電力化のためにＣＭ ＯＳ回路で構
成されている。In the figure, the TTL output buffer is composed of bipolar transistors except for the input elements in the TTL output buffer, and the internal logic block and the input elements in the TTL output buffer are as follows:
It is composed of IVI Q S F" ET. Also, the human cabanafer section may be of any type as long as it has input interface characteristics at the T T L level (, MQ S F E T).
It may be composed of T. Each of these circuit elements is formed on a single semiconductor substrate by a known semiconductor manufacturing method. Although not particularly limited, the internal logic block is configured with a CMOS circuit in order to reduce power consumption.
また、この実施例の半導体集積回路装置ＩＣは、特に制
限されないが、その回路機能がマスタースライス方式に
より決定される。′１−なわち、トランジスタ、ダイオ
ード、抵抗、ＭＱＳＦＥＴなどの各回路素子を適当に配
置した基本パターンを作っておいて、この基本パターン
間を必要に応じて相互接続ｊる配線マスクだけを変える
ことで各種の回路機能を持つ半導体集積回路装置を得る
ものである。これにより、多品種の半導体集積回路装置
の量産性を向上させるものである。Further, although the semiconductor integrated circuit device IC of this embodiment is not particularly limited, its circuit function is determined by the master slice method. '1- In other words, create a basic pattern in which each circuit element such as a transistor, diode, resistor, MQSFET, etc. is appropriately arranged, and only change the wiring mask for interconnecting these basic patterns as necessary. In this way, a semiconductor integrated circuit device having various circuit functions is obtained. This improves the mass productivity of a wide variety of semiconductor integrated circuit devices.
外部端子ＩＮ、ないしＩＮｎには、ＴＴＬレベルの入力
信号が印加される。入カバソファはこれらを受けて、０
Ｍ０８回路の信号レベルに変換するものである。A TTL level input signal is applied to the external terminals IN to INn. In response to these, the hippo sofa is 0
This is to convert to the signal level of the M08 circuit.
ＣＭＯＳゲートアレイは、上記人力バッファからの信号
を受けて、その回路機能に従った情報処理を行ない、出
力１−べき情報信号を形成する。The CMOS gate array receives the signal from the manual buffer, performs information processing according to its circuit function, and forms an output 1-power information signal.
出力バッファ回路は上記出力すべき情報信号を受け、そ
のまま、又は所定の論理処理を行ない外部端子０ＬＩＴ
、ないしＯＵＴｍを介して外部負荷を駆動する。この出
力バッファは、Ｔ Ｔ Ｌレベルの大きな駆動能力を持
たせることにより、ＣＭＱＳ出力バノファを用いる場合
に比べて、高速化を図っている。The output buffer circuit receives the information signal to be outputted and sends it to the external terminal 0LIT directly or after performing predetermined logic processing.
, to OUTm to drive an external load. By providing this output buffer with a large driving capability of the TTL level, the speed is increased compared to the case where a CMQS output vanofer is used.
この場合において、単にｃＭｏｓゲートと、Ｔ′ｒＬ出
力回路とを組合せただけでは、前述のような問題が生じ
る。In this case, simply combining the cMos gate and the T'rL output circuit will cause the above-mentioned problems.
そこで、上記１”ｌ’ Ｉ、出カバソファは次のような
回路構成とされ−Ｃいる。Therefore, the above-mentioned output cover sofa has the following circuit configuration.
第２図には、 ｉ’ ｉ’ Ｌ出力バッファの一実施例
の回路図が示されている。FIG. 2 shows a circuit diagram of one embodiment of the i'i' L output buffer.
この実施例の１” ｉ” Ｌ出力バッファは、その入力
素子としてＭ ＯＳ ＦＥ Ｔが用いられている。The 1"i" L output buffer of this embodiment uses a MOS FET as its input element.
すなわち、ＣＭＯＳゲートアレイで形成された出力すべ
き情報信−号は、ＭＯ８ＦＥ１’Ｍ、ないしＭ３のゲー
トに印加される。このＭＯ８ＦＥＴＭ。That is, the information signal to be output formed by the CMOS gate array is applied to the gates of MO8FE1'M to M3. This MO8FETM.
ないしＭ、のソースは、特に制限されないが接地され、
そのドレインには共通に負荷抵抗ｌ（、が設けられてい
る。The sources of M to M are grounded, although not particularly limited,
A load resistor l(,) is commonly provided at the drain.
上記Ｍ ＯＳ Ｆ Ｅ ’Ｉ’ Ｍ 、ないしＭ、のド
レイン出力は、フェイズスプリッタトランジスタＱ、の
ベースに印加される。このトランジスタＱ１のエミッタ
及びコレクタ出力は、トランジスタＱａ すいしＱ、か
ら成るトーテムポール型出力回路尾伝えられる。このト
ーテムポール型出力回路において、トランジスタＱ、の
ベース、エミッタ間に設けられたトランジスタＱ２及び
抵抗Ｒ，，Ｒ，はアクティブプルダウ／回路であり、出
力トランジスタＱ、のオフへの切り換わり時のベース電
荷を強制的に引き抜くため、及び入出力特性の改善を行
なうためのものである。The drain output of the M OSFE 'I' M, through M, is applied to the base of the phase splitter transistor Q. The emitter and collector outputs of this transistor Q1 are transmitted to a totem pole type output circuit consisting of transistors Qa and Q. In this totem pole type output circuit, the transistor Q2 and the resistors R,,R, provided between the base and emitter of the transistor Q, are active pull-down/circuits, and when the output transistor Q is switched off, the base This is for forcibly extracting charges and improving input/output characteristics.
また、出力トランジスタＱ、のベース、エミッタ間には
バイアス抵抗Ｒ４が設けられている。Further, a bias resistor R4 is provided between the base and emitter of the output transistor Q.
そして、この出力トランジスタＱ、のベースと、上記ト
ランジスタＱ１のコレクタとの間には出力トランジスタ
Ｑ、のオフへの切り換わり時のベース電荷を引き抜（た
めのシシットキーダイオードＤ１が設けられている。な
お、上記ＭＯ８ＦＥＴＭ、ないしＭ、による入力部を除
いて、他の回路は公知のＴ Ｔ Ｌ出力バッファと同様
である。A Sishitkey diode D1 is provided between the base of the output transistor Q and the collector of the transistor Q1 to draw out the base charge when the output transistor Q is turned off. Note that, except for the input section using the MO8FETM or M, the other circuits are the same as those of a known TTL output buffer.
第３図には、この発明の他の一実施例のＴＴＬ出カバソ
ファの回路図が示されている。FIG. 3 shows a circuit diagram of a TTL output cover sofa according to another embodiment of the present invention.
この実施例では、上記第２図のＴＴＬ出力バッファに、
出カニネーブル機能、言い換えると、出力ハイインピー
ダンスを含む３状態出力機能を持たせるため、次の回路
素子が付加されるものである。In this embodiment, the TTL output buffer in FIG.
In order to provide an output enable function, in other words, a three-state output function including output high impedance, the following circuit elements are added.
エネーブル信号ＥＮは、ＭＱＳＦ’ＥＴＭ、のゲートに
印加される。このＭＱＳＦＥＴＭ、のソースは、特に１
４ｉ１１ 隅されないが、接地され、そのドレイ／には
負荷抵抗Ｒ７が設けられる。Enable signal EN is applied to the gate of MQSF'ETM. The source of this MQSFETM is especially 1
4i11 is not cornered but is grounded and its drain is provided with a load resistor R7.
このＭＱＳＦＥ’ｒＭ、のドレイン出力は、トランジス
タＱ６のベースに印加される。このトランジスタＱ６の
コレクタには、抵抗Ｒ８が設けられる。そして、そのエ
ミッタ出力かトランジスタＱ。The drain output of this MQSFE'rM is applied to the base of transistor Q6. A resistor R8 is provided at the collector of this transistor Q6. And its emitter output or transistor Q.
のベースに印加される。このトランジスタＱ８のベース
、エミッタ間には、トランジスタＱ７と抵抗Ｒ，、Ｒ，
ｏかも成る前記同様のアクティブプルダウン回路が設け
られる。また、トランジスタＱ６＋ダイオードＤ、、Ｄ
８．Ｄ、で構成される出力回路は、前記ＴＴＬ出力バノ
ファと同様な回路であってもよい。is applied to the base of Between the base and emitter of this transistor Q8, there is a transistor Q7 and resistors R, , R,
An active pull-down circuit similar to that described above is also provided. Also, transistor Q6 + diode D,,D
8. The output circuit composed of D may be a circuit similar to the TTL output vanofer.
このトランジスタＱ、のコレクタ出力はシ９７トキーダ
イオードＤ、、Ｄ４を介して、上記）ニーズスプリット
トランジスタＱ、のコレクタ、ベースにそれぞれ伝えら
れる。また、上記トランジスタＱ６ 、Ｑ、のコレクタ
間には、クランプ用ショットキーダイオードＤ、が設け
られている。The collector output of this transistor Q is transmitted to the collector and base of the above-mentioned needs split transistor Q, respectively, via the key diodes D, , D4. Further, a clamping Schottky diode D is provided between the collectors of the transistors Q6 and Q.
今、エネーブル信号ＥＮが、ノ・イレベルならばＭＱＳ
ＦＥＴＭ４がオンして、トランジスタＱ６をオフさせる
。このトランジスタＱ６のオフによりトランジスタＱ６
がオフするので、ＴＴＬ出力バッファは、その入力端子
１ｒ１ないしＴ、の入力信号に従って、その出力端子Ｑ
ＬＩＴにＴＴＬレベルのハイレベル又はロウレベルの２
状態出力信号を形成する。Now, if the enable signal EN is at no level, MQS
FETM4 turns on, turning off transistor Q6. By turning off this transistor Q6, the transistor Q6
is turned off, the TTL output buffer outputs its output terminal Q according to the input signals at its input terminals 1r1 to T.
High level or low level 2 of TTL level to LIT
Form a status output signal.
一方、エネーブル信号ＥＮが、ロウレベルならＭＱＳＦ
ＥＴＭ、がオフして、トランジスタＱ６をオフさせる。On the other hand, if the enable signal EN is low level, the MQSF
ETM is turned off, turning off transistor Q6.
このトランジスタＱ６のオンによりトランジスタＱ８が
オンするので、フェーズスプリットトランジスタＱ１
と、ノーイレベル側出力トランジスタＱ４のベース電位
を強制的にロウレベルとする。したがって、Ｔ７１”Ｌ
出カバ、ファは、その入力端子Ｔ１ないしＴ、の入力信
号に無関係に、出力トランジスタＱ、、Ｑ、が共にオフ
して、出力端子Ｑ Ｕｉ”をハイインピーダンス状態に
するものである。Turning on this transistor Q6 turns on transistor Q8, so phase split transistor Q1
Then, the base potential of the no-y level side output transistor Q4 is forcibly set to low level. Therefore, T71”L
The output cover F turns off both output transistors Q, , Q, regardless of the input signals at the input terminals T1 to T, and puts the output terminal QUi'' into a high impedance state.
以上説明したこの実施例によれば、ｉ”１″Ｌ出カバソ
フアの入力素子としてＭＱＳＦＥＴＭ、ないしＭ４を用
い−Ｃいるので、６Ｍ０８回路側から見た場合、その入
力インピーダンスが高く、小さな駆動能力のＣＭＯＳゲ
ートで直接駆動することができるので、ここでのイハ号
遅延時間が小さくなる。According to this embodiment described above, MQSFETM or M4 is used as the input element of the i"1"L output cover sofa, so when viewed from the 6M08 circuit side, the input impedance is high and the drive capacity is small. Since it can be directly driven by a CMOS gate, the IH signal delay time here is reduced.
したがって、ＣＭ ＯＳ出力バッファを用いる場合に比
べ、’Ｉ’ Ｔ Ｌ出力回路の電流駆動能力の大きい分
だけ、動作スピードの高速化を図ることができる。Therefore, compared to the case where a CMOS output buffer is used, the operation speed can be increased by the greater current driving capability of the 'I' T L output circuit.
また、上記Ｔ ｉ” Ｌ出力バッファの入力素子がＭＯ
Ｓ Ｆ Ｅ １’で構成されているため、ＣＭＯＳゲー
トのファン−アウト数が多く取れることになる。Also, the input element of the T i”L output buffer is MO
Since it is configured with SFE1', the number of fan-outs of the CMOS gate can be increased.
したがって、従来のＴ ｉ’ Ｌ出力バッファのように
ダイオード又はトランジスタを入力素子として用いる場
合に必要なバッファ回路が不要となり、ゲートアレイ側
の高集積化及び低消費電力化を図ることもできる。Therefore, a buffer circuit required when a diode or a transistor is used as an input element as in the conventional T i' L output buffer is not required, and it is possible to achieve higher integration and lower power consumption on the gate array side.
また、入力素子として、前記実施例のように並列形態の
ＭＱＳＦＥＴＭ、ないしＭ３を用意しておけば、出力バ
ッファ回路での論理処理をも行なわせることができる。Furthermore, if parallel type MQSFETMs or M3s are prepared as input elements as in the above embodiment, logic processing can also be performed in the output buffer circuit.
この発明は、前記実施例に限定されない。The invention is not limited to the above embodiments.
上記Ｔ Ｔ Ｌ出力バッファは例えば、第４図に示すよ
うに、フェーズスプリットトランジスタＱ。The TTL output buffer is, for example, a phase split transistor Q, as shown in FIG.
に、並列に同様なトランジスタＱ１′を設けて、ここで
も、論理処理を行なわせるようにするものであってもよ
い。この場合には、それぞれのトランジスタＱ １
＋ Ｑ＋’に対して、例えば上記ＭＯ８ＦＥＴＭ、ない
しＭ３ ｒ Ｍｌ’ないしＭ、′と抵抗Ｒ１゜Ｒ１′
で構成された入力回路が設けられる。A similar transistor Q1' may be provided in parallel to perform logic processing here as well. In this case, each transistor Q 1
For +Q+', for example, the above MO8FETM or M3 r Ml' or M,' and the resistor R1°R1'
An input circuit is provided.
また、上記人力素子としてのＭＱＳＦＥＴＭ。Moreover, MQSFETM as the above-mentioned human-powered element.
ないしＭ３及びＭ（ないしＭ、′のソースを共通として
、レベルシフトダイオードＤ、を設けるものとしてもよ
い。A level shift diode D may be provided so that the sources of M3 and M (or M,') are common.
この場合には、上記Ｍ□ＳＦＥＴＭ、ないしＭ、′のし
きい値電圧ｖｔｈを約１．６ボルトとして、ダイオード
Ｄ、の順方向′電圧ＶＦを約０．７ボルトとすると、入
力部のロジックスレッショルド・電圧ｖＬＴが約２．３
ボルトとなって、ＣＭＯＳゲートのロジックスレッショ
ルドと略一致させることがでさるものとなる。In this case, if the threshold voltage vth of the M□SFETM or M,' is about 1.6 volts, and the forward direction voltage VF of the diode D is about 0.7 volts, then the logic at the input section Threshold voltage vLT is approximately 2.3
This makes it possible to substantially match the logic threshold of the CMOS gate.
さらに、フェーズスプリットトランジスタＱ。Furthermore, a phase split transistor Q.
のベースでの信弓振幅を小さくすることができる。The amplitude of the bow at the base of can be reduced.
すなわち、そのハイレベルは、トランジスタＱｌ＋Ｑ、
のベース、エミッタ間′電圧で規定され、１品である。That is, the high level is the transistor Ql+Q,
It is defined by the voltage between the base and emitter of , and is one product.
一方、その〇ウレベルは、上記レベルシフトダイオード
［）、を設けたことにより、ｖＦ十ＶｏＮ（ＭＯＳ ｌ
＝’Ｅｉ’Ｍ、ないしＭ３等ノドレイン。On the other hand, the 〇U level is set to vF + VoN (MOS l
='Ei'M or M3 iso-no-drain.
ソース間電圧）となり、上記ダイオードＤ、によるレベ
ルシフト分ｖＦ だけ持ち上げられる。source-to-source voltage), and is raised by the level shift amount vF caused by the diode D.
したがって、その信号振幅が小さくなってＣＭＯＳゲー
トからｉ’ Ｔ Ｌ出力バッ７アを通した信号伝達速度
の高速化を図ることができる。また、上記振号振幅を小
さくした分だけ、フェーズスプリントトランジスタＱ１
へのベース・−流を小さくできるので、抵抗１（、の抵
抗値を大きくすることによって、ＴＴＬ出力バッファで
の低消費電力化を図ることができる１、
上記レベルシフトダイオードＤ、は上記共通に設けるも
のの他、それぞれのＭＱＳＦＥＴＭ、ないしＭｚのソー
ス１則に設けるものとしてもよい。Therefore, the signal amplitude is reduced and the signal transmission speed from the CMOS gate through the i'TL output buffer 7 can be increased. In addition, the phase sprint transistor Q1 is
By increasing the resistance value of resistor 1, the power consumption of the TTL output buffer can be reduced. In addition to the provision, it may be provided in each MQSFETM or Mz source.
また、第５図に示すように、入力素子としてのＭＱＳＦ
ＥＴＭ、ないしＭ３のドレイン側に共通にレベルシフト
ダイオードＤ、を設けるものであってもよい。この場合
にはこのダイオードＤ１１によってレベルシフトされた
信号を受けるフェーズスプリントトランジスタ（図示せ
ず）の入力信号振幅のみが小さくなって、上記入力部で
のロジックスレッショルド電圧は、ＭＯＳ ＦＥＴＭ、
ないしＭ、のしぎい値電圧ｖｔｈによってほぼ決定され
る。上記レベルシフトダイオードＤ、は、それぞれのＭ
ＱＳＦＥＴＭ、ないしＭ、のドレインに設けるものとし
てもよい。ただ、多入力構成とした場合には、素イ数削
減のために第４図又は第５図の実施例のようＶこ共通化
してレベルシフト手段を設けることが有段である。上記
レベルシフトダイオードは、ダイオード形態のトラ／ジ
スメ、ＭＯ８ＦＥＴ、ショットキーダイオードを用いる
ものであってもよい。また、出力インピーダンス状態を
作る回路（第３図）においても、その入力ＭＱＳＦＥＴ
Ｍ４のソースまたはドレイン側にレベルシフト手段を設
けることができる。In addition, as shown in FIG. 5, MQSF as an input element
A level shift diode D may be commonly provided on the drain side of ETM or M3. In this case, only the input signal amplitude of the phase sprint transistor (not shown) which receives the level-shifted signal by this diode D11 becomes smaller, and the logic threshold voltage at the input section becomes smaller than that of the MOS FETM,
.about.M, is approximately determined by the threshold voltage vth. The level shift diodes D, each have M
It may be provided at the drain of QSFETM or M. However, in the case of a multi-input configuration, in order to reduce the number of prime numbers, it is advantageous to share V and provide a level shift means as in the embodiment of FIG. 4 or FIG. The level shift diode may be a diode type transistor/jisume, MO8FET, or Schottky diode. Also, in the circuit that creates the output impedance state (Figure 3), the input MQSFET
Level shifting means can be provided on the source or drain side of M4.
上記内部論理ブロックはＣＭＯＳゲートアレイの他、ｎ
又はｐチャンネルのＭ□５ＦＥＴのみによって構成する
ものであってもよい。この場合には、ＣＭ ＯＳ回路を
用いる場合に比べて消費電力は大きくなるが、ゲート集
積度は大幅に向上する。In addition to the CMOS gate array, the internal logic blocks mentioned above include n
Alternatively, it may be constructed only of p-channel M□5FETs. In this case, power consumption is greater than when using a CMOS circuit, but gate integration is significantly improved.
なお、第６図にはｉ’ Ｔ Ｌ人カバソファの一実施例
の回路図が示されている。Incidentally, FIG. 6 shows a circuit diagram of an embodiment of the i'TL human cover sofa.
特に制限されないが、この実施例ではＩ）ｎｌ） トラ
ンジスタＱ１． により、’ｌ’ Ｔ Ｌレベルの入
力信号を受け、そのエミッタ出力を出力バッファ回路と
同様なフェーズスプリットトランジスタＱ＋ｏのベース
に伝え、同様な出力回路を駆動するものである。上記１
’ ｉ’ Ｌ入力、出力バッファの付随的回路は種々変
形できるものである。Although not particularly limited, in this embodiment I) nl) transistor Q1. It receives an input signal at the 'l' T L level and transmits its emitter output to the base of a phase split transistor Q+o similar to an output buffer circuit, thereby driving a similar output circuit. Above 1
The ancillary circuits of the 'i' L input and output buffers can be modified in various ways.
この発明は、ゲートアレイ半導体集積回路装置。The present invention relates to a gate array semiconductor integrated circuit device.
ｌチップマイクロプロセッサ、マイクロコンピュータ等
のディジタル半導体集積回路装置に広く利用できるもの
である。。It can be widely used in digital semiconductor integrated circuit devices such as l-chip microprocessors and microcomputers. .
第１図はこの発明の一実施例のブロック図、第２図はそ
の出力バッファの一実施例を示す回路図、
第３図はその出力バッファの他の一実施例を示す回路図
、
第４図はその出力バッファの他の一実施例を示す回路図
、
第５図はその出カバソファにおける入力部の他の一実施
例を示す回路図、
第６図はその人カパノファの一実施例を示す回路図であ
る。
代理人 弁理士 薄 １）利 幸
第 １ 図
第 ２ 図
第 ３ 図
第 ４ 図
第 ５ 図
第 ６ 図FIG. 1 is a block diagram of one embodiment of the present invention, FIG. 2 is a circuit diagram showing one embodiment of the output buffer, FIG. 3 is a circuit diagram showing another embodiment of the output buffer, and FIG. Fig. 5 is a circuit diagram showing another embodiment of the output buffer; Fig. 5 is a circuit diagram showing another embodiment of the input section of the output buffer; Fig. 6 is a circuit diagram showing an embodiment of the output buffer. It is a circuit diagram. Agent Patent Attorney Usui 1) Toshiyuki 1 Figure 2 Figure 3 Figure 4 Figure 5 Figure 6
Claims (1)
の論理ブロックの出力信号を受け、その入力素子がＭ
Ｑ Ｓ Ｉ” Ｅ Ｔに置き換えられたＴＴＬレベルの
出力信号を形成するＴＴＬ出力バッファとを含むことを
特徴とする半導体集積回路装置。 ２、上記入力素子としてのＭＱＳＦＥＴのソース１１Ｊ
Ｋは、レベルシフト用ダイオード手段が設けられるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、 上記入力素子としてのＭＱＳＦＥＴのドレイン側
には、レベルシフト用ダイオード手段が設けられるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ４、上記出力バッファには、出カニネーブル回路を有し
、その入力素子がＭＱＳＦＥＴで構成されるものである
ことを特徴とする特許請求の範囲第１、第２又は第３項
記載の半導体集積回路装置。 ５、上記ＭＯ８ｌ−１じＴのソース側には、レベルシフ
ト用ダイオード手段が設けられろものであることを特徴
とする特許請求の範囲第４項記載の半導体集積回路装置
、。 ６、上記Ｍ ＯＳ Ｉ” Ｅ Ｔのドレイ／側には、レ
ベルシフト用ダイオード手段が設けられるものであるこ
とを特徴とする特許請求の範囲第４項記載の半導体集積
回路装置ｆ。 ７、上記内部篩埋ブロックは、ＣＭＯ８回路で構成され
ろものであることを特徴とする特許請求の範囲第１．第
２．第３．第４．第５又は第６項記載の半導体集積回路
装置。[Claims] 1. An internal logic block composed of MQSFETs and an output signal of this logic block whose input element is MQSFET.
A semiconductor integrated circuit device comprising: a TTL output buffer that forms a TTL level output signal replaced by a QSI"ET. 2. A source 11J of the MQSFET as the input element.
2. The semiconductor integrated circuit device according to claim 1, wherein K is provided with level shifting diode means. 3. The semiconductor integrated circuit device according to claim 1, wherein level shifting diode means is provided on the drain side of the MQSFET as the input element. 4. The semiconductor integrated device according to claim 1, 2, or 3, wherein the output buffer has an output enable circuit, and the input element thereof is composed of an MQSFET. circuit device. 5. The semiconductor integrated circuit device according to claim 4, wherein level shifting diode means is provided on the source side of the MO8l-1. 6. The semiconductor integrated circuit device f as set forth in claim 4, characterized in that a level shifting diode means is provided on the drain/side of the MOS I''ET. The semiconductor integrated circuit device according to claim 1, 2, 3, 4, 5, or 6, wherein the internal sieving block is composed of eight CMO circuits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (en) | 1982-07-05 | 1982-07-05 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (en) | 1982-07-05 | 1982-07-05 | Semiconductor integrated circuit device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596627A true JPS596627A (en) | 1984-01-13 |
| JPH0779234B2 JPH0779234B2 (en) | 1995-08-23 |
Family
ID=14662368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115430A Expired - Lifetime JPH0779234B2 (en) | 1982-07-05 | 1982-07-05 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779234B2 (en) |
Cited By (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779234B2 (en) | 1995-08-23 |
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