JPS596627A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS596627A JPS596627A JP11543082A JP11543082A JPS596627A JP S596627 A JPS596627 A JP S596627A JP 11543082 A JP11543082 A JP 11543082A JP 11543082 A JP11543082 A JP 11543082A JP S596627 A JPS596627 A JP S596627A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017509—Interface arrangements
- H03K19/017518—Interface arrangements using a combination of bipolar and field effect transistors [BIFET]
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体集積回路装置に関する。
’ｌ’ＴＬ（）う／ジスタ・トランジスタ・ロジック）
は、高速動作を行なわせることが出来る反面、消費電力
が大きく、ゲートアレイの集積度が低いという欠点があ
る。
は、高速動作を行なわせることが出来る反面、消費電力
が大きく、ゲートアレイの集積度が低いという欠点があ
る。
一方、ＭＱＳＦＥＴ（絶縁ゲート型電界効果トランジス
タ）で構成されるｃＭｏｓ （相補型Ｍ０Ｓ）等は、比
較的低速である反面、低消費電力で、ゲートアレイの集
積度が高いという長所をもっている。
タ）で構成されるｃＭｏｓ （相補型Ｍ０Ｓ）等は、比
較的低速である反面、低消費電力で、ゲートアレイの集
積度が高いという長所をもっている。
そこで、本願発明者は、内部論理ブロックを０Ｍ０８回
路等で構成し、出力回路をＴＴＬ回路で構成することに
より、比較的高速で、低消費電力と高集積度の半導体集
積回路装置を得ることを考えた。しかし、’ｆ’ Ｔ
Ｌ回路の入力部での電流が駆動電流の比較的小さな０Ｍ
０８回路から見た場合大きいので、ここでのインターフ
ェイスにおいて動作スピードが大幅に遅くなってしまう
。
路等で構成し、出力回路をＴＴＬ回路で構成することに
より、比較的高速で、低消費電力と高集積度の半導体集
積回路装置を得ることを考えた。しかし、’ｆ’ Ｔ
Ｌ回路の入力部での電流が駆動電流の比較的小さな０Ｍ
０８回路から見た場合大きいので、ここでのインターフ
ェイスにおいて動作スピードが大幅に遅くなってしまう
。
また、０Ｍ０８回路等のファン−アウト（Ｆａｎ −Ｑ
ｕｔ）数が多くとれないため、０Ｍ０８回路等とＴ Ｔ
Ｌ出力バッファとの間に比較的大きなチップサイズの
ＣＭＯＳバッファが多数必要となって集積度を低下させ
てしまうという欠点が生じる。
ｕｔ）数が多くとれないため、０Ｍ０８回路等とＴ Ｔ
Ｌ出力バッファとの間に比較的大きなチップサイズの
ＣＭＯＳバッファが多数必要となって集積度を低下させ
てしまうという欠点が生じる。
この発明の目的は、比較的高速で、低消費′電力及び高
集積化を図った半導体集積回路装置を提供することにあ
る。
集積化を図った半導体集積回路装置を提供することにあ
る。
この発明の他の目的は、以下の説明及び図面か以下、こ
の発明を実施例とともに詳細に説明する。
の発明を実施例とともに詳細に説明する。
第１図には、この発明の一実施例のブロツク図が示され
ている。
ている。
同図において、ＴＴＬ人カバカバッファＴ Ｔ Ｌ出力
バッファは、Ｔ Ｔ Ｌ出力バッファにおける入力素子
を除いてバイポーラトランジスタで構成され、内部論理
ブロックと、ＴＴＬ出力バノファにおける入力素子は、
ＩＶＩ Ｑ Ｓ Ｆ” Ｅ Ｔで構成されている。また
人カバノファ部は、Ｔ Ｔ Ｌレベルの入力インタフェ
ース特性をもつものであればよ（、ＭＱ Ｓ Ｆ Ｅ
Ｔで構成しても良い。これらの各回路素子は、それぞれ
公知の半導体製造方法によって、１個の半導体基板上に
おいて形成される。特に制限されないが、内部論理ブロ
ックは、その低消費電力化のためにＣＭ ＯＳ回路で構
成されている。
バッファは、Ｔ Ｔ Ｌ出力バッファにおける入力素子
を除いてバイポーラトランジスタで構成され、内部論理
ブロックと、ＴＴＬ出力バノファにおける入力素子は、
ＩＶＩ Ｑ Ｓ Ｆ” Ｅ Ｔで構成されている。また
人カバノファ部は、Ｔ Ｔ Ｌレベルの入力インタフェ
ース特性をもつものであればよ（、ＭＱ Ｓ Ｆ Ｅ
Ｔで構成しても良い。これらの各回路素子は、それぞれ
公知の半導体製造方法によって、１個の半導体基板上に
おいて形成される。特に制限されないが、内部論理ブロ
ックは、その低消費電力化のためにＣＭ ＯＳ回路で構
成されている。
また、この実施例の半導体集積回路装置ＩＣは、特に制
限されないが、その回路機能がマスタースライス方式に
より決定される。′１−なわち、トランジスタ、ダイオ
ード、抵抗、ＭＱＳＦＥＴなどの各回路素子を適当に配
置した基本パターンを作っておいて、この基本パターン
間を必要に応じて相互接続ｊる配線マスクだけを変える
ことで各種の回路機能を持つ半導体集積回路装置を得る
ものである。これにより、多品種の半導体集積回路装置
の量産性を向上させるものである。
限されないが、その回路機能がマスタースライス方式に
より決定される。′１−なわち、トランジスタ、ダイオ
ード、抵抗、ＭＱＳＦＥＴなどの各回路素子を適当に配
置した基本パターンを作っておいて、この基本パターン
間を必要に応じて相互接続ｊる配線マスクだけを変える
ことで各種の回路機能を持つ半導体集積回路装置を得る
ものである。これにより、多品種の半導体集積回路装置
の量産性を向上させるものである。
外部端子ＩＮ、ないしＩＮｎには、ＴＴＬレベルの入力
信号が印加される。入カバソファはこれらを受けて、０
Ｍ０８回路の信号レベルに変換するものである。
信号が印加される。入カバソファはこれらを受けて、０
Ｍ０８回路の信号レベルに変換するものである。
ＣＭＯＳゲートアレイは、上記人力バッファからの信号
を受けて、その回路機能に従った情報処理を行ない、出
力１−べき情報信号を形成する。
を受けて、その回路機能に従った情報処理を行ない、出
力１−べき情報信号を形成する。
出力バッファ回路は上記出力すべき情報信号を受け、そ
のまま、又は所定の論理処理を行ない外部端子０ＬＩＴ
、ないしＯＵＴｍを介して外部負荷を駆動する。この出
力バッファは、Ｔ Ｔ Ｌレベルの大きな駆動能力を持
たせることにより、ＣＭＱＳ出力バノファを用いる場合
に比べて、高速化を図っている。
のまま、又は所定の論理処理を行ない外部端子０ＬＩＴ
、ないしＯＵＴｍを介して外部負荷を駆動する。この出
力バッファは、Ｔ Ｔ Ｌレベルの大きな駆動能力を持
たせることにより、ＣＭＱＳ出力バノファを用いる場合
に比べて、高速化を図っている。
この場合において、単にｃＭｏｓゲートと、Ｔ′ｒＬ出
力回路とを組合せただけでは、前述のような問題が生じ
る。
力回路とを組合せただけでは、前述のような問題が生じ
る。
そこで、上記１”ｌ’ Ｉ、出カバソファは次のような
回路構成とされ−Ｃいる。
回路構成とされ−Ｃいる。
第２図には、 ｉ’ ｉ’ Ｌ出力バッファの一実施例
の回路図が示されている。
の回路図が示されている。
この実施例の１” ｉ” Ｌ出力バッファは、その入力
素子としてＭ ＯＳ ＦＥ Ｔが用いられている。
素子としてＭ ＯＳ ＦＥ Ｔが用いられている。
すなわち、ＣＭＯＳゲートアレイで形成された出力すべ
き情報信−号は、ＭＯ８ＦＥ１’Ｍ、ないしＭ３のゲー
トに印加される。このＭＯ８ＦＥＴＭ。
き情報信−号は、ＭＯ８ＦＥ１’Ｍ、ないしＭ３のゲー
トに印加される。このＭＯ８ＦＥＴＭ。
ないしＭ、のソースは、特に制限されないが接地され、
そのドレインには共通に負荷抵抗ｌ（、が設けられてい
る。
そのドレインには共通に負荷抵抗ｌ（、が設けられてい
る。
上記Ｍ ＯＳ Ｆ Ｅ ’Ｉ’ Ｍ 、ないしＭ、のド
レイン出力は、フェイズスプリッタトランジスタＱ、の
ベースに印加される。このトランジスタＱ１のエミッタ
及びコレクタ出力は、トランジスタＱａ すいしＱ、か
ら成るトーテムポール型出力回路尾伝えられる。このト
ーテムポール型出力回路において、トランジスタＱ、の
ベース、エミッタ間に設けられたトランジスタＱ２及び
抵抗Ｒ，，Ｒ，はアクティブプルダウ／回路であり、出
力トランジスタＱ、のオフへの切り換わり時のベース電
荷を強制的に引き抜くため、及び入出力特性の改善を行
なうためのものである。
レイン出力は、フェイズスプリッタトランジスタＱ、の
ベースに印加される。このトランジスタＱ１のエミッタ
及びコレクタ出力は、トランジスタＱａ すいしＱ、か
ら成るトーテムポール型出力回路尾伝えられる。このト
ーテムポール型出力回路において、トランジスタＱ、の
ベース、エミッタ間に設けられたトランジスタＱ２及び
抵抗Ｒ，，Ｒ，はアクティブプルダウ／回路であり、出
力トランジスタＱ、のオフへの切り換わり時のベース電
荷を強制的に引き抜くため、及び入出力特性の改善を行
なうためのものである。
また、出力トランジスタＱ、のベース、エミッタ間には
バイアス抵抗Ｒ４が設けられている。
バイアス抵抗Ｒ４が設けられている。
そして、この出力トランジスタＱ、のベースと、上記ト
ランジスタＱ１のコレクタとの間には出力トランジスタ
Ｑ、のオフへの切り換わり時のベース電荷を引き抜（た
めのシシットキーダイオードＤ１が設けられている。な
お、上記ＭＯ８ＦＥＴＭ、ないしＭ、による入力部を除
いて、他の回路は公知のＴ Ｔ Ｌ出力バッファと同様
である。
ランジスタＱ１のコレクタとの間には出力トランジスタ
Ｑ、のオフへの切り換わり時のベース電荷を引き抜（た
めのシシットキーダイオードＤ１が設けられている。な
お、上記ＭＯ８ＦＥＴＭ、ないしＭ、による入力部を除
いて、他の回路は公知のＴ Ｔ Ｌ出力バッファと同様
である。
第３図には、この発明の他の一実施例のＴＴＬ出カバソ
ファの回路図が示されている。
ファの回路図が示されている。
この実施例では、上記第２図のＴＴＬ出力バッファに、
出カニネーブル機能、言い換えると、出力ハイインピー
ダンスを含む３状態出力機能を持たせるため、次の回路
素子が付加されるものである。
出カニネーブル機能、言い換えると、出力ハイインピー
ダンスを含む３状態出力機能を持たせるため、次の回路
素子が付加されるものである。
エネーブル信号ＥＮは、ＭＱＳＦ’ＥＴＭ、のゲートに
印加される。このＭＱＳＦＥＴＭ、のソースは、特に１
４ｉ１１ 隅されないが、接地され、そのドレイ／には
負荷抵抗Ｒ７が設けられる。
印加される。このＭＱＳＦＥＴＭ、のソースは、特に１
４ｉ１１ 隅されないが、接地され、そのドレイ／には
負荷抵抗Ｒ７が設けられる。
このＭＱＳＦＥ’ｒＭ、のドレイン出力は、トランジス
タＱ６のベースに印加される。このトランジスタＱ６の
コレクタには、抵抗Ｒ８が設けられる。そして、そのエ
ミッタ出力かトランジスタＱ。
タＱ６のベースに印加される。このトランジスタＱ６の
コレクタには、抵抗Ｒ８が設けられる。そして、そのエ
ミッタ出力かトランジスタＱ。
のベースに印加される。このトランジスタＱ８のベース
、エミッタ間には、トランジスタＱ７と抵抗Ｒ，、Ｒ，
ｏかも成る前記同様のアクティブプルダウン回路が設け
られる。また、トランジスタＱ６＋ダイオードＤ、、Ｄ
８．Ｄ、で構成される出力回路は、前記ＴＴＬ出力バノ
ファと同様な回路であってもよい。
、エミッタ間には、トランジスタＱ７と抵抗Ｒ，、Ｒ，
ｏかも成る前記同様のアクティブプルダウン回路が設け
られる。また、トランジスタＱ６＋ダイオードＤ、、Ｄ
８．Ｄ、で構成される出力回路は、前記ＴＴＬ出力バノ
ファと同様な回路であってもよい。
このトランジスタＱ、のコレクタ出力はシ９７トキーダ
イオードＤ、、Ｄ４を介して、上記）ニーズスプリット
トランジスタＱ、のコレクタ、ベースにそれぞれ伝えら
れる。また、上記トランジスタＱ６ 、Ｑ、のコレクタ
間には、クランプ用ショットキーダイオードＤ、が設け
られている。
イオードＤ、、Ｄ４を介して、上記）ニーズスプリット
トランジスタＱ、のコレクタ、ベースにそれぞれ伝えら
れる。また、上記トランジスタＱ６ 、Ｑ、のコレクタ
間には、クランプ用ショットキーダイオードＤ、が設け
られている。
今、エネーブル信号ＥＮが、ノ・イレベルならばＭＱＳ
ＦＥＴＭ４がオンして、トランジスタＱ６をオフさせる
。このトランジスタＱ６のオフによりトランジスタＱ６
がオフするので、ＴＴＬ出力バッファは、その入力端子
１ｒ１ないしＴ、の入力信号に従って、その出力端子Ｑ
ＬＩＴにＴＴＬレベルのハイレベル又はロウレベルの２
状態出力信号を形成する。
ＦＥＴＭ４がオンして、トランジスタＱ６をオフさせる
。このトランジスタＱ６のオフによりトランジスタＱ６
がオフするので、ＴＴＬ出力バッファは、その入力端子
１ｒ１ないしＴ、の入力信号に従って、その出力端子Ｑ
ＬＩＴにＴＴＬレベルのハイレベル又はロウレベルの２
状態出力信号を形成する。
一方、エネーブル信号ＥＮが、ロウレベルならＭＱＳＦ
ＥＴＭ、がオフして、トランジスタＱ６をオフさせる。
ＥＴＭ、がオフして、トランジスタＱ６をオフさせる。
このトランジスタＱ６のオンによりトランジスタＱ８が
オンするので、フェーズスプリットトランジスタＱ１
と、ノーイレベル側出力トランジスタＱ４のベース電位
を強制的にロウレベルとする。したがって、Ｔ７１”Ｌ
出カバ、ファは、その入力端子Ｔ１ないしＴ、の入力信
号に無関係に、出力トランジスタＱ、、Ｑ、が共にオフ
して、出力端子Ｑ Ｕｉ”をハイインピーダンス状態に
するものである。
オンするので、フェーズスプリットトランジスタＱ１
と、ノーイレベル側出力トランジスタＱ４のベース電位
を強制的にロウレベルとする。したがって、Ｔ７１”Ｌ
出カバ、ファは、その入力端子Ｔ１ないしＴ、の入力信
号に無関係に、出力トランジスタＱ、、Ｑ、が共にオフ
して、出力端子Ｑ Ｕｉ”をハイインピーダンス状態に
するものである。
以上説明したこの実施例によれば、ｉ”１″Ｌ出カバソ
フアの入力素子としてＭＱＳＦＥＴＭ、ないしＭ４を用
い−Ｃいるので、６Ｍ０８回路側から見た場合、その入
力インピーダンスが高く、小さな駆動能力のＣＭＯＳゲ
ートで直接駆動することができるので、ここでのイハ号
遅延時間が小さくなる。
フアの入力素子としてＭＱＳＦＥＴＭ、ないしＭ４を用
い−Ｃいるので、６Ｍ０８回路側から見た場合、その入
力インピーダンスが高く、小さな駆動能力のＣＭＯＳゲ
ートで直接駆動することができるので、ここでのイハ号
遅延時間が小さくなる。
したがって、ＣＭ ＯＳ出力バッファを用いる場合に比
べ、’Ｉ’ Ｔ Ｌ出力回路の電流駆動能力の大きい分
だけ、動作スピードの高速化を図ることができる。
べ、’Ｉ’ Ｔ Ｌ出力回路の電流駆動能力の大きい分
だけ、動作スピードの高速化を図ることができる。
また、上記Ｔ ｉ” Ｌ出力バッファの入力素子がＭＯ
Ｓ Ｆ Ｅ １’で構成されているため、ＣＭＯＳゲー
トのファン−アウト数が多く取れることになる。
Ｓ Ｆ Ｅ １’で構成されているため、ＣＭＯＳゲー
トのファン−アウト数が多く取れることになる。
したがって、従来のＴ ｉ’ Ｌ出力バッファのように
ダイオード又はトランジスタを入力素子として用いる場
合に必要なバッファ回路が不要となり、ゲートアレイ側
の高集積化及び低消費電力化を図ることもできる。
ダイオード又はトランジスタを入力素子として用いる場
合に必要なバッファ回路が不要となり、ゲートアレイ側
の高集積化及び低消費電力化を図ることもできる。
また、入力素子として、前記実施例のように並列形態の
ＭＱＳＦＥＴＭ、ないしＭ３を用意しておけば、出力バ
ッファ回路での論理処理をも行なわせることができる。
ＭＱＳＦＥＴＭ、ないしＭ３を用意しておけば、出力バ
ッファ回路での論理処理をも行なわせることができる。
この発明は、前記実施例に限定されない。
上記Ｔ Ｔ Ｌ出力バッファは例えば、第４図に示すよ
うに、フェーズスプリットトランジスタＱ。
うに、フェーズスプリットトランジスタＱ。
に、並列に同様なトランジスタＱ１′を設けて、ここで
も、論理処理を行なわせるようにするものであってもよ
い。この場合には、それぞれのトランジスタＱ １
＋ Ｑ＋’に対して、例えば上記ＭＯ８ＦＥＴＭ、ない
しＭ３ ｒ Ｍｌ’ないしＭ、′と抵抗Ｒ１゜Ｒ１′
で構成された入力回路が設けられる。
も、論理処理を行なわせるようにするものであってもよ
い。この場合には、それぞれのトランジスタＱ １
＋ Ｑ＋’に対して、例えば上記ＭＯ８ＦＥＴＭ、ない
しＭ３ ｒ Ｍｌ’ないしＭ、′と抵抗Ｒ１゜Ｒ１′
で構成された入力回路が設けられる。
また、上記人力素子としてのＭＱＳＦＥＴＭ。
ないしＭ３及びＭ（ないしＭ、′のソースを共通として
、レベルシフトダイオードＤ、を設けるものとしてもよ
い。
、レベルシフトダイオードＤ、を設けるものとしてもよ
い。
この場合には、上記Ｍ□ＳＦＥＴＭ、ないしＭ、′のし
きい値電圧ｖｔｈを約１．６ボルトとして、ダイオード
Ｄ、の順方向′電圧ＶＦを約０．７ボルトとすると、入
力部のロジックスレッショルド・電圧ｖＬＴが約２．３
ボルトとなって、ＣＭＯＳゲートのロジックスレッショ
ルドと略一致させることがでさるものとなる。
きい値電圧ｖｔｈを約１．６ボルトとして、ダイオード
Ｄ、の順方向′電圧ＶＦを約０．７ボルトとすると、入
力部のロジックスレッショルド・電圧ｖＬＴが約２．３
ボルトとなって、ＣＭＯＳゲートのロジックスレッショ
ルドと略一致させることがでさるものとなる。
さらに、フェーズスプリットトランジスタＱ。
のベースでの信弓振幅を小さくすることができる。
すなわち、そのハイレベルは、トランジスタＱｌ＋Ｑ、
のベース、エミッタ間′電圧で規定され、１品である。
のベース、エミッタ間′電圧で規定され、１品である。
一方、その〇ウレベルは、上記レベルシフトダイオード
［）、を設けたことにより、ｖＦ十ＶｏＮ（ＭＯＳ ｌ
＝’Ｅｉ’Ｍ、ないしＭ３等ノドレイン。
［）、を設けたことにより、ｖＦ十ＶｏＮ（ＭＯＳ ｌ
＝’Ｅｉ’Ｍ、ないしＭ３等ノドレイン。
ソース間電圧）となり、上記ダイオードＤ、によるレベ
ルシフト分ｖＦ だけ持ち上げられる。
ルシフト分ｖＦ だけ持ち上げられる。
したがって、その信号振幅が小さくなってＣＭＯＳゲー
トからｉ’ Ｔ Ｌ出力バッ７アを通した信号伝達速度
の高速化を図ることができる。また、上記振号振幅を小
さくした分だけ、フェーズスプリントトランジスタＱ１
へのベース・−流を小さくできるので、抵抗１（、の抵
抗値を大きくすることによって、ＴＴＬ出力バッファで
の低消費電力化を図ることができる１、 上記レベルシフトダイオードＤ、は上記共通に設けるも
のの他、それぞれのＭＱＳＦＥＴＭ、ないしＭｚのソー
ス１則に設けるものとしてもよい。
トからｉ’ Ｔ Ｌ出力バッ７アを通した信号伝達速度
の高速化を図ることができる。また、上記振号振幅を小
さくした分だけ、フェーズスプリントトランジスタＱ１
へのベース・−流を小さくできるので、抵抗１（、の抵
抗値を大きくすることによって、ＴＴＬ出力バッファで
の低消費電力化を図ることができる１、 上記レベルシフトダイオードＤ、は上記共通に設けるも
のの他、それぞれのＭＱＳＦＥＴＭ、ないしＭｚのソー
ス１則に設けるものとしてもよい。
また、第５図に示すように、入力素子としてのＭＱＳＦ
ＥＴＭ、ないしＭ３のドレイン側に共通にレベルシフト
ダイオードＤ、を設けるものであってもよい。この場合
にはこのダイオードＤ１１によってレベルシフトされた
信号を受けるフェーズスプリントトランジスタ（図示せ
ず）の入力信号振幅のみが小さくなって、上記入力部で
のロジックスレッショルド電圧は、ＭＯＳ ＦＥＴＭ、
ないしＭ、のしぎい値電圧ｖｔｈによってほぼ決定され
る。上記レベルシフトダイオードＤ、は、それぞれのＭ
ＱＳＦＥＴＭ、ないしＭ、のドレインに設けるものとし
てもよい。ただ、多入力構成とした場合には、素イ数削
減のために第４図又は第５図の実施例のようＶこ共通化
してレベルシフト手段を設けることが有段である。上記
レベルシフトダイオードは、ダイオード形態のトラ／ジ
スメ、ＭＯ８ＦＥＴ、ショットキーダイオードを用いる
ものであってもよい。また、出力インピーダンス状態を
作る回路（第３図）においても、その入力ＭＱＳＦＥＴ
Ｍ４のソースまたはドレイン側にレベルシフト手段を設
けることができる。
ＥＴＭ、ないしＭ３のドレイン側に共通にレベルシフト
ダイオードＤ、を設けるものであってもよい。この場合
にはこのダイオードＤ１１によってレベルシフトされた
信号を受けるフェーズスプリントトランジスタ（図示せ
ず）の入力信号振幅のみが小さくなって、上記入力部で
のロジックスレッショルド電圧は、ＭＯＳ ＦＥＴＭ、
ないしＭ、のしぎい値電圧ｖｔｈによってほぼ決定され
る。上記レベルシフトダイオードＤ、は、それぞれのＭ
ＱＳＦＥＴＭ、ないしＭ、のドレインに設けるものとし
てもよい。ただ、多入力構成とした場合には、素イ数削
減のために第４図又は第５図の実施例のようＶこ共通化
してレベルシフト手段を設けることが有段である。上記
レベルシフトダイオードは、ダイオード形態のトラ／ジ
スメ、ＭＯ８ＦＥＴ、ショットキーダイオードを用いる
ものであってもよい。また、出力インピーダンス状態を
作る回路（第３図）においても、その入力ＭＱＳＦＥＴ
Ｍ４のソースまたはドレイン側にレベルシフト手段を設
けることができる。
上記内部論理ブロックはＣＭＯＳゲートアレイの他、ｎ
又はｐチャンネルのＭ□５ＦＥＴのみによって構成する
ものであってもよい。この場合には、ＣＭ ＯＳ回路を
用いる場合に比べて消費電力は大きくなるが、ゲート集
積度は大幅に向上する。
又はｐチャンネルのＭ□５ＦＥＴのみによって構成する
ものであってもよい。この場合には、ＣＭ ＯＳ回路を
用いる場合に比べて消費電力は大きくなるが、ゲート集
積度は大幅に向上する。
なお、第６図にはｉ’ Ｔ Ｌ人カバソファの一実施例
の回路図が示されている。
の回路図が示されている。
特に制限されないが、この実施例ではＩ）ｎｌ） トラ
ンジスタＱ１． により、’ｌ’ Ｔ Ｌレベルの入
力信号を受け、そのエミッタ出力を出力バッファ回路と
同様なフェーズスプリットトランジスタＱ＋ｏのベース
に伝え、同様な出力回路を駆動するものである。上記１
’ ｉ’ Ｌ入力、出力バッファの付随的回路は種々変
形できるものである。
ンジスタＱ１． により、’ｌ’ Ｔ Ｌレベルの入
力信号を受け、そのエミッタ出力を出力バッファ回路と
同様なフェーズスプリットトランジスタＱ＋ｏのベース
に伝え、同様な出力回路を駆動するものである。上記１
’ ｉ’ Ｌ入力、出力バッファの付随的回路は種々変
形できるものである。
この発明は、ゲートアレイ半導体集積回路装置。
ｌチップマイクロプロセッサ、マイクロコンピュータ等
のディジタル半導体集積回路装置に広く利用できるもの
である。。
のディジタル半導体集積回路装置に広く利用できるもの
である。。
第１図はこの発明の一実施例のブロック図、第２図はそ
の出力バッファの一実施例を示す回路図、 第３図はその出力バッファの他の一実施例を示す回路図
、 第４図はその出力バッファの他の一実施例を示す回路図
、 第５図はその出カバソファにおける入力部の他の一実施
例を示す回路図、 第６図はその人カパノファの一実施例を示す回路図であ
る。 代理人 弁理士 薄 １）利 幸 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
の出力バッファの一実施例を示す回路図、 第３図はその出力バッファの他の一実施例を示す回路図
、 第４図はその出力バッファの他の一実施例を示す回路図
、 第５図はその出カバソファにおける入力部の他の一実施
例を示す回路図、 第６図はその人カパノファの一実施例を示す回路図であ
る。 代理人 弁理士 薄 １）利 幸 第 １ 図 第 ２ 図 第 ３ 図 第 ４ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、ＭＱＳＦＥＴで構成された内部論理ブロックと、こ
の論理ブロックの出力信号を受け、その入力素子がＭ
Ｑ Ｓ Ｉ” Ｅ Ｔに置き換えられたＴＴＬレベルの
出力信号を形成するＴＴＬ出力バッファとを含むことを
特徴とする半導体集積回路装置。 ２、上記入力素子としてのＭＱＳＦＥＴのソース１１Ｊ
Ｋは、レベルシフト用ダイオード手段が設けられるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ３、 上記入力素子としてのＭＱＳＦＥＴのドレイン側
には、レベルシフト用ダイオード手段が設けられるもの
であることを特徴とする特許請求の範囲第１項記載の半
導体集積回路装置。 ４、上記出力バッファには、出カニネーブル回路を有し
、その入力素子がＭＱＳＦＥＴで構成されるものである
ことを特徴とする特許請求の範囲第１、第２又は第３項
記載の半導体集積回路装置。 ５、上記ＭＯ８ｌ−１じＴのソース側には、レベルシフ
ト用ダイオード手段が設けられろものであることを特徴
とする特許請求の範囲第４項記載の半導体集積回路装置
、。 ６、上記Ｍ ＯＳ Ｉ” Ｅ Ｔのドレイ／側には、レ
ベルシフト用ダイオード手段が設けられるものであるこ
とを特徴とする特許請求の範囲第４項記載の半導体集積
回路装置ｆ。 ７、上記内部篩埋ブロックは、ＣＭＯ８回路で構成され
ろものであることを特徴とする特許請求の範囲第１．第
２．第３．第４．第５又は第６項記載の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115430A JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS596627A true JPS596627A (ja) | 1984-01-13 |
| JPH0779234B2 JPH0779234B2 (ja) | 1995-08-23 |
Family
ID=14662368
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115430A Expired - Lifetime JPH0779234B2 (ja) | 1982-07-05 | 1982-07-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779234B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60170090A (ja) * | 1984-02-13 | 1985-09-03 | Hitachi Ltd | 半導体集積回路 |
| JPS60217726A (ja) * | 1984-04-13 | 1985-10-31 | Hitachi Micro Comput Eng Ltd | 論理回路 |
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| JPS6410966A (en) * | 1987-07-04 | 1989-01-13 | Sakaeya Nyugyo Kk | Preparation of canned beverage |
| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
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-
1982
- 1982-07-05 JP JP57115430A patent/JPH0779234B2/ja not_active Expired - Lifetime
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| JPH04212790A (ja) * | 1991-02-13 | 1992-08-04 | Hitachi Ltd | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0779234B2 (ja) | 1995-08-23 |
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