JPS596629A - プログラマブルロジツクアレイ - Google Patents
プログラマブルロジツクアレイInfo
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- JPS596629A JPS596629A JP57115728A JP11572882A JPS596629A JP S596629 A JPS596629 A JP S596629A JP 57115728 A JP57115728 A JP 57115728A JP 11572882 A JP11572882 A JP 11572882A JP S596629 A JPS596629 A JP S596629A
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- circuit
- transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
- H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays
- H03K19/17716—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register
- H03K19/1772—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays with synchronous operation, i.e. using clock signals, e.g. of I/O or coupling register with synchronous operation of at least one of the logical matrixes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はプログラマブルロジックアレイに関するもので
、特に、ＣＭＯＳの同期型プログラマブルロジックアレ
イに関するものである。
、特に、ＣＭＯＳの同期型プログラマブルロジックアレ
イに関するものである。
プログラマブルロジックアレイ（以後ＰＬＡと記述する
）は論理回路を実現する一手段であるが、その規則的な
配列構造や、基本的にＡＮＤ回路−ＯＲ回路の２段論理
構成ですべての組み合わせ論理回路を実現できるなど多
くの特徴を有している。
）は論理回路を実現する一手段であるが、その規則的な
配列構造や、基本的にＡＮＤ回路−ＯＲ回路の２段論理
構成ですべての組み合わせ論理回路を実現できるなど多
くの特徴を有している。
これらの特徴によりＰＬＡの設計には、電子計算機によ
る自動化が行える部分が多く、最近では、多くの集積回
路装置などでＰＬＡが用いられている。
る自動化が行える部分が多く、最近では、多くの集積回
路装置などでＰＬＡが用いられている。
このような多くの利点を有しているＰＬＡであるが、そ
の規則的な配列構造であるがゆえに、ＰＬＡを構成する
ために必要な面積が大きくなり、しかも、論理動作には
寄与しない面積が増える。
の規則的な配列構造であるがゆえに、ＰＬＡを構成する
ために必要な面積が大きくなり、しかも、論理動作には
寄与しない面積が増える。
このことから、限られた面積にできるだけ多くの論理回
路を構成する場合などではＰＬＡは利用に耐えられるも
のではない。つまり、ＰＬＡをいかに効率的に小さく構
成するかが、最大の問題点となっているのである。
路を構成する場合などではＰＬＡは利用に耐えられるも
のではない。つまり、ＰＬＡをいかに効率的に小さく構
成するかが、最大の問題点となっているのである。
前述の問題はＰＬＡを０ＭＯ３で構成する場合に最も大
なるものとなる。これは、０ＭＯ５による論理回路が、
例えばｎチャネルＥ／Ｄ−ＭＯ３に比べるとより多くの
トランジスタを必要とすることによるものである。
なるものとなる。これは、０ＭＯ５による論理回路が、
例えばｎチャネルＥ／Ｄ−ＭＯ３に比べるとより多くの
トランジスタを必要とすることによるものである。
この問題点について従来例をあげ、図面によって以下に
説明する。
説明する。
第１図は一般的なＰＬＡの概略回路図であり、１はＡＮ
Ｄ領域、２はＯＲ領域、３はインバータ回路、４，５は
ＮＡＮＤ回路、１０は入力端子、１１は出力端子である
。１ｐはＡＮＤ領域１でプログラムされていることを示
し、１ｑはＡＮＤ領域１でプログラムされていないこと
を示す。これらは具体的にはＭＯ８）ランジスタの有無
或はトランジスタが接続されているか否かに相当する。
Ｄ領域、２はＯＲ領域、３はインバータ回路、４，５は
ＮＡＮＤ回路、１０は入力端子、１１は出力端子である
。１ｐはＡＮＤ領域１でプログラムされていることを示
し、１ｑはＡＮＤ領域１でプログラムされていないこと
を示す。これらは具体的にはＭＯ８）ランジスタの有無
或はトランジスタが接続されているか否かに相当する。
２ｐはＯＲ領域２でプログラムされていることを示し、
２ｑはＯＲ領域２でプログラムされていないことを示し
ている。これらは具体的にはトランジスタの有無或はト
ランジスタが接続されて因るか否かに相当する。第１図
に示したＰＬＡは、あくまで−例であり、実際のＰＬＡ
とはかならずしも同一ではないことは冨う捷でもない。
２ｑはＯＲ領域２でプログラムされていないことを示し
ている。これらは具体的にはトランジスタの有無或はト
ランジスタが接続されて因るか否かに相当する。第１図
に示したＰＬＡは、あくまで−例であり、実際のＰＬＡ
とはかならずしも同一ではないことは冨う捷でもない。
次に、このＰＬＡのプログラムの様子を第２図と第３図
に示す。
に示す。
第２図は、第１図のＡＮＤ領域１の一部１ａのプログラ
ムの様子を０ＭＯ８のＰＬＡについて示した具体的回路
図であり、２１は接地端子、２２は電源端子、２３はｎ
チャネルＭＯ３）ランジスタ領域、２４はｐチャネルＭ
Ｏ８）ランジスタ領域である。この様に、１ｐ、Ｉｑは
ｐ、ｎ両チャンネルＭＯＳトランジスタにより構成され
ている。
ムの様子を０ＭＯ８のＰＬＡについて示した具体的回路
図であり、２１は接地端子、２２は電源端子、２３はｎ
チャネルＭＯ３）ランジスタ領域、２４はｐチャネルＭ
Ｏ８）ランジスタ領域である。この様に、１ｐ、Ｉｑは
ｐ、ｎ両チャンネルＭＯＳトランジスタにより構成され
ている。
第３図は第１図のＯＲ領域２の一部１６をＣＭＯＳのＰ
ＬＡについて示した具体的回路図であり、２１゜２２．
２３，２４は第２図と同じく、それぞれ接地端子、電源
端子、ｎチャネルＭＯ８）ランジスタ領域、ｐチャネル
ＭＯ３）ランジスタ領域である。この様に、２ｐ ＋
２ｑはｐ、ｎ両チャンネルＭＯ８）ランジスタにより構
成されている。
ＬＡについて示した具体的回路図であり、２１゜２２．
２３，２４は第２図と同じく、それぞれ接地端子、電源
端子、ｎチャネルＭＯ８）ランジスタ領域、ｐチャネル
ＭＯ３）ランジスタ領域である。この様に、２ｐ ＋
２ｑはｐ、ｎ両チャンネルＭＯ８）ランジスタにより構
成されている。
さて、例えば出力Ｘ。は次式で示される値となる・即ち
・ ｘｏ−１ｏ・工、・工。十■。・工、・了。・■３かか
る従来のＰＬＡＯ問題点は、第１図かられかるように、
プログラムされていない場所１ｑあるいは２ｑが多数存
在することにある。すなわちプログラムされていない場
所１ｑあるいは２ｑは論理的動作には寄与しない部分な
のである。
・ ｘｏ−１ｏ・工、・工。十■。・工、・了。・■３かか
る従来のＰＬＡＯ問題点は、第１図かられかるように、
プログラムされていない場所１ｑあるいは２ｑが多数存
在することにある。すなわちプログラムされていない場
所１ｑあるいは２ｑは論理的動作には寄与しない部分な
のである。
このような部分が多数存在するため、同じ論理的機能を
、一般的なゲート回路で実現する場合よりも、ＰＬＡは
より大きな面積を必要としているのが現状である。その
為、小面積化という観点からｎチャネルＥ／Ｄ−ＭＯＳ
のＰＬＡも考えられている。以下、第２図、第３図に対
応してｎチャンネルＥ／Ｄ−ＭＯ８のＰＬＡを第４図、
第５図に示を第４図は、第１図のＡＮＤ領域１の一部１
ａのプログラムの様子を、ｎチャネルＥ／Ｄ−ＭＯ８の
ＰＬＡについて示した具体的回路図であり、４１は接地
端子、４２は電源端子、４３は負荷用ディプレッション
ＭＯ８）ランジスタである。また第５図は第１図のＯＲ
領域２の一部１５のプログラムの様子を、ｎチャネルＥ
／Ｄ −Ｍ ＯＳのＰＬＡについて示した具体的回路図
であり、４１．４２は第４図と同じくそれぞれ接地端子
であり、５３は負荷用ディプレッションＭＯ３トランジ
スタであるＯ ０ＭＯ３のＰＬＡについて示した第２図および第３図と
、ｎチャネルＥ／ＤＭＯ３について示した第４図および
第６図とを比べると、以下に述べる点が明らかとなる。
、一般的なゲート回路で実現する場合よりも、ＰＬＡは
より大きな面積を必要としているのが現状である。その
為、小面積化という観点からｎチャネルＥ／Ｄ−ＭＯＳ
のＰＬＡも考えられている。以下、第２図、第３図に対
応してｎチャンネルＥ／Ｄ−ＭＯ８のＰＬＡを第４図、
第５図に示を第４図は、第１図のＡＮＤ領域１の一部１
ａのプログラムの様子を、ｎチャネルＥ／Ｄ−ＭＯ８の
ＰＬＡについて示した具体的回路図であり、４１は接地
端子、４２は電源端子、４３は負荷用ディプレッション
ＭＯ８）ランジスタである。また第５図は第１図のＯＲ
領域２の一部１５のプログラムの様子を、ｎチャネルＥ
／Ｄ −Ｍ ＯＳのＰＬＡについて示した具体的回路図
であり、４１．４２は第４図と同じくそれぞれ接地端子
であり、５３は負荷用ディプレッションＭＯ３トランジ
スタであるＯ ０ＭＯ３のＰＬＡについて示した第２図および第３図と
、ｎチャネルＥ／ＤＭＯ３について示した第４図および
第６図とを比べると、以下に述べる点が明らかとなる。
部ち、０ＭＯ８のＰＬＡはｎチャネルＥ／ＤＭＯ８のＰ
ＬＡに比べて、２倍近い面積を必要としている。さらに
、０ＭＯ８のＰＬＡにおけるプログラムされていない部
分１ｑおよび２ｑの数は、ｎチャネルＥ／Ｄ −Ｍ Ｏ
Ｓ ＋７） Ｐ Ｌ Ａのプログラムされていない部分
１ｑおよび２ｑの数の２倍存在する。このことは、０Ｍ
Ｏ３のＰＬＡには、論理動作に寄与しない部分が極めて
多いことを意味し、特に０ＭＯ８のＰＬＡＯ問題点とな
っている。
ＬＡに比べて、２倍近い面積を必要としている。さらに
、０ＭＯ８のＰＬＡにおけるプログラムされていない部
分１ｑおよび２ｑの数は、ｎチャネルＥ／Ｄ −Ｍ Ｏ
Ｓ ＋７） Ｐ Ｌ Ａのプログラムされていない部分
１ｑおよび２ｑの数の２倍存在する。このことは、０Ｍ
Ｏ３のＰＬＡには、論理動作に寄与しない部分が極めて
多いことを意味し、特に０ＭＯ８のＰＬＡＯ問題点とな
っている。
しかし、０ＭＯ３は低消費電力化ができ、またＰＬＡは
先に述べたようにその設計を自動化できるなどの利点を
有している。つまり、０ＭＯ３のＰＬＡは前述の理由で
極めて有用性が高いが、先に述べた問題点が、ＣＭＯＳ
のＰＬＡの普及に大きな障害をもたらしているのである
。
先に述べたようにその設計を自動化できるなどの利点を
有している。つまり、０ＭＯ３のＰＬＡは前述の理由で
極めて有用性が高いが、先に述べた問題点が、ＣＭＯＳ
のＰＬＡの普及に大きな障害をもたらしているのである
。
本発明は上記欠点にかんがみなされたもので、本発明は
論理動作に富力しない部分が少ないＣＭＯＳのＰＬＡを
提供することを目的とする。
論理動作に富力しない部分が少ないＣＭＯＳのＰＬＡを
提供することを目的とする。
一般に、ＰＬＡは非同期的動作状態で用いられることは
少なく、同期的動作状態で用いられるのが大半である。
少なく、同期的動作状態で用いられるのが大半である。
本発明は、この点に着目して論理動作に寄与しない部分
を少なくした０ＭＯ３のＰＬＡを提供するものである。
を少なくした０ＭＯ３のＰＬＡを提供するものである。
第６図は本発明に係る０ＭＯ５のＰＬＡの一実施例を示
すもので、６１は接地端子、６２は電源端子、６３は第
１クロツク端子、６４は第２クロツク端子である。６６
は反転回路である。反転回路６５は入力■。、■１の論
理を反転し、ＡＮＤ入力線６６ないしＡＮＤ入力線６７
に出力する回路でＣＭＯ３回路等により構成される。６
８ 、６９はそれぞれＯＲ入力線、７ｏはＯＲ出力線で
ある。
すもので、６１は接地端子、６２は電源端子、６３は第
１クロツク端子、６４は第２クロツク端子である。６６
は反転回路である。反転回路６５は入力■。、■１の論
理を反転し、ＡＮＤ入力線６６ないしＡＮＤ入力線６７
に出力する回路でＣＭＯ３回路等により構成される。６
８ 、６９はそれぞれＯＲ入力線、７ｏはＯＲ出力線で
ある。
７１は出力回路であり、たとえば第７図（ａｔ 、 ｆ
ｂｌに示す回路で実現される。第６図と同じ番号の構成
要素は同じものであることを示し７２は反転回路である
。７３．７４はＡＮＤ出力線、７６ 、７６はクロック
６３により駆動されるｎチャネルＭＯＳトランジスタ、
７６はクロック６３により駆動されるｐチャネルＭＯ３
）ランジスタ、７７はクロック６４により駆動されるｎ
チャネルＭＯＳトランジスタ、７８．７９［それぞれｐ
チャネル、ｎチャネルトランジスタ領域である。
ｂｌに示す回路で実現される。第６図と同じ番号の構成
要素は同じものであることを示し７２は反転回路である
。７３．７４はＡＮＤ出力線、７６ 、７６はクロック
６３により駆動されるｎチャネルＭＯＳトランジスタ、
７６はクロック６３により駆動されるｐチャネルＭＯ３
）ランジスタ、７７はクロック６４により駆動されるｎ
チャネルＭＯＳトランジスタ、７８．７９［それぞれｐ
チャネル、ｎチャネルトランジスタ領域である。
次に、第６図に示した本発明の一実施例の動作を以下に
説明する。
説明する。
第８図に入カニ。、工１、第１クロツク６３′、第２ク
ロツク６４′、ＡＮＤ出力線７３，７４、ＯＲ入力線６
８．６９、ＯＲ出力線７０、および出力Ｘの信号を示す
。なお、出力回路７１は第７図ｆａｔの回路を用い説明
し、第６図では説明を容易にするために、回路の伝搬遅
延はないものとしている。
ロツク６４′、ＡＮＤ出力線７３，７４、ＯＲ入力線６
８．６９、ＯＲ出力線７０、および出力Ｘの信号を示す
。なお、出力回路７１は第７図ｆａｔの回路を用い説明
し、第６図では説明を容易にするために、回路の伝搬遅
延はないものとしている。
今、時刻１＝０で第１クロツク６３′がほぼ接地電位（
以後■Ｌと略記する）であり、第２クロツク６４′がほ
ぼ電源電位（以後ｖＨと略記する）にあるとし、周期Ｔ
−ｔ３でｖＬを往復するものとする。第１クロツク６３
′と第２クロツク６４′は互に逆位相であり、また、両
方ともＶＨとなることがないことが望ましいが、かなら
ずしもそれが必要ではない。
以後■Ｌと略記する）であり、第２クロツク６４′がほ
ぼ電源電位（以後ｖＨと略記する）にあるとし、周期Ｔ
−ｔ３でｖＬを往復するものとする。第１クロツク６３
′と第２クロツク６４′は互に逆位相であり、また、両
方ともＶＨとなることがないことが望ましいが、かなら
ずしもそれが必要ではない。
時刻ｊ−Ｑからｔ−ｔ２までの間は、第１クロツク６３
′はｖＬであり、第２クロツク６４′はＶＨである。こ
のため、ｎチャネルＭＯ８）ランジスタフ６は非導通状
態となり、ｐチャネルＭＯ８）ランジスタフ６は導通状
態となる。またｎチャネルＭＯＳトランジスタ７７は導
通状態となる。このため、ＡＮＤ出力線７３．７４は、
入カニ。、■１に関係なくＶＨとなり、ＯＲ入力線６８
．６９はＶＨとなり、ＯＲ出力線７ｏは■□となる。そ
して出力ＸはＶＨとなる。この時変Ｊ ｔ−０からｔ−
ｔ２までの区間は、各入出力線を、ＶＨまたは’ＹＬに
プリチャージする期間である。
′はｖＬであり、第２クロツク６４′はＶＨである。こ
のため、ｎチャネルＭＯ８）ランジスタフ６は非導通状
態となり、ｐチャネルＭＯ８）ランジスタフ６は導通状
態となる。またｎチャネルＭＯＳトランジスタ７７は導
通状態となる。このため、ＡＮＤ出力線７３．７４は、
入カニ。、■１に関係なくＶＨとなり、ＯＲ入力線６８
．６９はＶＨとなり、ＯＲ出力線７ｏは■□となる。そ
して出力ＸはＶＨとなる。この時変Ｊ ｔ−０からｔ−
ｔ２までの区間は、各入出力線を、ＶＨまたは’ＹＬに
プリチャージする期間である。
また、第８図においては、入カニ。は、時刻ｔ＝ｔ１
で信号が入るが、ｔｌはｔ＝ｏと ｔ−１３の間ならど
こで入力されても良い。ただし、時刻がｔ３を過ぎ、再
びプリチャージの期間に入る前に出力Ｘを決定するため
に必要な時間的条件を満たしていなけ・ればならない。
で信号が入るが、ｔｌはｔ＝ｏと ｔ−１３の間ならど
こで入力されても良い。ただし、時刻がｔ３を過ぎ、再
びプリチャージの期間に入る前に出力Ｘを決定するため
に必要な時間的条件を満たしていなけ・ればならない。
次に、時刻ｔ＝ｔ２で、第１クロツク６３′が■Ｈ１第
２クロック６４′がｖＬとなった後の動作を説明する。
２クロック６４′がｖＬとなった後の動作を説明する。
なお、入力は前述したように時刻ｔ＝ｔ１ で入力され
、工。はＶＨ，Ｉ、は■、であるとする。時刻ｓ＝ｔ
で、第１クロツク６３′がＶＨ。
、工。はＶＨ，Ｉ、は■、であるとする。時刻ｓ＝ｔ
で、第１クロツク６３′がＶＨ。
第２クロツク６４′がｖＬとなるので、ｎチャネルＭＯ
８）ランジスタフ５は導通状態となり、ｐチャネルＭＯ
３）ランジスタフ６、ｎチャネルＭＯ３）ランジスタフ
７は非導通状態となる。また、入カニ。、工、のうち、
工。はＶＨ，Ｉ、はｖＬであるから、ＡＮＤ入力線６７
はＶＨとなっている。従って、接地端子６１とＡＮＤ出
力線７３の間で直列に接線されているｎチャネルＭＯＳ
トランジスタはすべて導通状態となり、またｐチャネル
ＭＯＳトランジスタ７６が非導通状態であるので、ＡＮ
Ｄ出力線７３はｖＬとなる。一方、入カニ。、工、のう
ち工、は■Ｌ″′ｃあるから、接地端子６１とＡＮＤ出
力線７４の間に直列に接続されているｎチャネルＭＯＳ
）ランジスタのうち、少なくとも１つは非導通状態とな
っている。またｐチャネルＭＯ３）ランジスタフ６は非
導通状態であるから、ＡＮＤ出力線７４ばＶＨにプリチ
ャージされた１捷、ＶＨを保持していることになる。こ
こまでの動作を論理的に見ると、ＡＮＤ出力線７３は ■ ・１ １ ＡＮＤ出力出力線上 ４ ・Ｉ １ を表していることがわかる。
８）ランジスタフ５は導通状態となり、ｐチャネルＭＯ
３）ランジスタフ６、ｎチャネルＭＯ３）ランジスタフ
７は非導通状態となる。また、入カニ。、工、のうち、
工。はＶＨ，Ｉ、はｖＬであるから、ＡＮＤ入力線６７
はＶＨとなっている。従って、接地端子６１とＡＮＤ出
力線７３の間で直列に接線されているｎチャネルＭＯＳ
トランジスタはすべて導通状態となり、またｐチャネル
ＭＯＳトランジスタ７６が非導通状態であるので、ＡＮ
Ｄ出力線７３はｖＬとなる。一方、入カニ。、工、のう
ち工、は■Ｌ″′ｃあるから、接地端子６１とＡＮＤ出
力線７４の間に直列に接続されているｎチャネルＭＯＳ
）ランジスタのうち、少なくとも１つは非導通状態とな
っている。またｐチャネルＭＯ３）ランジスタフ６は非
導通状態であるから、ＡＮＤ出力線７４ばＶＨにプリチ
ャージされた１捷、ＶＨを保持していることになる。こ
こまでの動作を論理的に見ると、ＡＮＤ出力線７３は ■ ・１ １ ＡＮＤ出力出力線上 ４ ・Ｉ １ を表していることがわかる。
さて、このときＡＮＤ出力線７３はＶｏ、ＡＮＤ出力線
７４はＶＨとなっているので、ｐチャネルＭＯ８）ラン
ジスタ８０ ａは導通状態に、ｓｏｂは非導通状態とな
る。また、ｎチャネルＭＯＳ）ランジスタフ７は非導通
状態となっているため、○Ｒ入力線６日はＶＨとなり、
ＯＲ入力線６８はプリチャージされた■Ｌを保持する。
７４はＶＨとなっているので、ｐチャネルＭＯ８）ラン
ジスタ８０ ａは導通状態に、ｓｏｂは非導通状態とな
る。また、ｎチャネルＭＯＳ）ランジスタフ７は非導通
状態となっているため、○Ｒ入力線６日はＶＨとなり、
ＯＲ入力線６８はプリチャージされた■Ｌを保持する。
即ち、ＯＲ入力線６８は、ＡＮＤ出力線７３の反転とな
り、■。争１１ であり、ＯＲ入力線６９は、ＡＮＤ出力線７４の反転と
なり Ｙ ・工 １ である。
り、■。争１１ であり、ＯＲ入力線６９は、ＡＮＤ出力線７４の反転と
なり Ｙ ・工 １ である。
次に、ＯＲ入力線６８．６９のうち、ＯＲ入力線６９は
■Ｌであるが、ＯＲ入力線６８は■８となり、一方ｐチ
ャネルＭＯＳトランジスタ７６と、ｎチャネルＭＯＳト
ランジスタ７７が非導通状態であるから、ＯＲ出力線Ｔ
ｏは■Ｌとなり出力ＸはＶＨとなる。即ち ｘ−工。・工、＋Ｉ０・１１ である。
■Ｌであるが、ＯＲ入力線６８は■８となり、一方ｐチ
ャネルＭＯＳトランジスタ７６と、ｎチャネルＭＯＳト
ランジスタ７７が非導通状態であるから、ＯＲ出力線Ｔ
ｏは■Ｌとなり出力ＸはＶＨとなる。即ち ｘ−工。・工、＋Ｉ０・１１ である。
１＝１． から始った動作はｔ＝ｔ３で終了し全動作
周期は終る。時刻がｔ３を過ぎると、１＝＝０の状態に
なり、新たな入力Ｔｏに対しての動作が始捷る。
周期は終る。時刻がｔ３を過ぎると、１＝＝０の状態に
なり、新たな入力Ｔｏに対しての動作が始捷る。
以上述べてきた本発明に係るＰＬＡの一実施例の動作か
ら、次のことが明らかとなる。即ち、時刻ｔ＝○からｔ
” ｔ ３までの全動作周期間で、直流的に電流が流
れることがなく、０Ｍ０８回路の消費電力が少ないとい
う利点が生かされている。しかも、ＰＬＡを構成するＭ
ＯＳ）ランジスタの数は、従来の０ＭＯ８のＰＬＡに比
べて著しく少ない。
ら、次のことが明らかとなる。即ち、時刻ｔ＝○からｔ
” ｔ ３までの全動作周期間で、直流的に電流が流
れることがなく、０Ｍ０８回路の消費電力が少ないとい
う利点が生かされている。しかも、ＰＬＡを構成するＭ
ＯＳ）ランジスタの数は、従来の０ＭＯ８のＰＬＡに比
べて著しく少ない。
これはクロック６３’、６４’ により電流パスを適
時遮断するからである。
時遮断するからである。
本発明に係るＰＬＡの構成に必要なＭＯＳトランジスタ
の数が、従来のＰＬＡに比べて少ないことを、本発明に
係るＰＬＡの第２の実施例を示す第９図を用いて説明す
る。
の数が、従来のＰＬＡに比べて少ないことを、本発明に
係るＰＬＡの第２の実施例を示す第９図を用いて説明す
る。
第９図は前述の第２の実施例であり、１１０は入力端子
、１１１ｉｄ出力端子、１１２は第１クロツク端子、１
１３は第２クロツク端子、１１４は接地端子、１１５は
電源端子、１１６は反転回路、１１７は出力回路である
。反転回路１１６は例えば第７図に示したもので構成出
来る。
、１１１ｉｄ出力端子、１１２は第１クロツク端子、１
１３は第２クロツク端子、１１４は接地端子、１１５は
電源端子、１１６は反転回路、１１７は出力回路である
。反転回路１１６は例えば第７図に示したもので構成出
来る。
第９図に示した本発明に係るＰＬＡの第２の実例は、第
１図に示した従来のＰＬＡと同じ機能のＰＬＡを本発明
により実現したものである。第１図及び第２図、第３図
と第１０図を比べて明らかなように、トランジスタが接
続されているかいないかによってプログラムするＰＬＡ
では、反転回路、出力回路を除いて、従来の０ＭＯ３の
ＰＬＡでは１９２個のＭＯＳトランジスタが必要であっ
たのが、本発明に係る０ＭＯ３のＰＬＡでは１３２個の
ＭＯＳトランジスタで良い。また、トランジスタの有無
によりプログラムするＰＬＡにおいては、トランジスタ
が無い場合でも、実際はトランジスタが有る場合と同じ
面積が必要であるので、本発明に係るＰＬＡのもたらす
効果は同じである。
１図に示した従来のＰＬＡと同じ機能のＰＬＡを本発明
により実現したものである。第１図及び第２図、第３図
と第１０図を比べて明らかなように、トランジスタが接
続されているかいないかによってプログラムするＰＬＡ
では、反転回路、出力回路を除いて、従来の０ＭＯ３の
ＰＬＡでは１９２個のＭＯＳトランジスタが必要であっ
たのが、本発明に係る０ＭＯ３のＰＬＡでは１３２個の
ＭＯＳトランジスタで良い。また、トランジスタの有無
によりプログラムするＰＬＡにおいては、トランジスタ
が無い場合でも、実際はトランジスタが有る場合と同じ
面積が必要であるので、本発明に係るＰＬＡのもたらす
効果は同じである。
また、第６図および第９図に示した本発明に係るＰＬＡ
の実施例において、すべてのＭＯＳトランジスタの導電
型を逆にしても、前述の効果が発揮される。ただし、こ
の場合は接地端子と電源端子が逆になり、すべての入出
力信号のｖＨと■Ｌが逆となる。
の実施例において、すべてのＭＯＳトランジスタの導電
型を逆にしても、前述の効果が発揮される。ただし、こ
の場合は接地端子と電源端子が逆になり、すべての入出
力信号のｖＨと■Ｌが逆となる。
以上述べてきたように、本発明に係る０ＭＯ３のＰＬＡ
は、従来の０ＭＯ３のＰＬＡの持つ利点を損うことなく
、必要なトランジスタの数あるいｋま必要な面積を大幅
に減少せしめることを可能とする効果を有し、より大規
模なＰＬＡにおいてより犬なる効果を発揮する。
は、従来の０ＭＯ３のＰＬＡの持つ利点を損うことなく
、必要なトランジスタの数あるいｋま必要な面積を大幅
に減少せしめることを可能とする効果を有し、より大規
模なＰＬＡにおいてより犬なる効果を発揮する。
第１図は一般的なＰＬＡの概略回路図、第２図、第３図
は第１のＰＬＡのプログラムの様子をＣＭＯ３で構成し
た具体的回路図、第４図、第６図は第１図のＰＬＡのプ
ログラムの様子をＮチャネルＥ／Ｄ ＭＯＳで構成し
た具体的回路図、第６図は本発明に係るＰＬＡの第一の
実施例を示した回路図、第７図は第６図のＰＬＡの一部
の具体的回路図、第８図は第６図のＰＬＡを動作させる
場合の信号を示したタイミング波形図、第９図は本発明
に係るＰＬＡの第２の実施例を示した回路図である。 ６１・・・・・・接地端子、６２・・・・・電源端子、
６３゜６４・・・・・・クロックパルス端子、７６・・
・・・・ｎチャネルＭＯ３）ランジスタ、７６・・・・
・・ｐチャネルＭＯＳトランジスタ、７了・・・・・・
ｎチャネルＭＯ８）ランラ／ジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １５ 第３図 隋 ４ 図
は第１のＰＬＡのプログラムの様子をＣＭＯ３で構成し
た具体的回路図、第４図、第６図は第１図のＰＬＡのプ
ログラムの様子をＮチャネルＥ／Ｄ ＭＯＳで構成し
た具体的回路図、第６図は本発明に係るＰＬＡの第一の
実施例を示した回路図、第７図は第６図のＰＬＡの一部
の具体的回路図、第８図は第６図のＰＬＡを動作させる
場合の信号を示したタイミング波形図、第９図は本発明
に係るＰＬＡの第２の実施例を示した回路図である。 ６１・・・・・・接地端子、６２・・・・・電源端子、
６３゜６４・・・・・・クロックパルス端子、７６・・
・・・・ｎチャネルＭＯ３）ランジスタ、７６・・・・
・・ｐチャネルＭＯＳトランジスタ、７了・・・・・・
ｎチャネルＭＯ８）ランラ／ジスタ。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 １５ 第３図 隋 ４ 図
Claims (1)
- 入力が印加されるＡＮＤ回路部と、前記ＡＮＤ回路部と
第１の電源間に接続された第１のスイッチと、出力とな
るＯＲ回路部と、前記ＡＮＤ回路部と前記ＯＲ回路部間
に接続された第２のスイッチ回路及び移送回路と、前記
ＯＲ回路と前記第１の電源間に接続された第３のスイッ
チと、前記ＯＲ回路部と第２の電源間に接続された第４
のスイッチとを備え、プリチャージ期間には前記第１の
スイッチを遮断、前記第２〜第４のスイッチを導通させ
、動作期間中は前記第１のスイッチを導通、前記第２〜
第４のスイッチを遮断させることを特徴とするプログラ
マブルロジックアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115728A JPS596629A (ja) | 1982-07-02 | 1982-07-02 | プログラマブルロジツクアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57115728A JPS596629A (ja) | 1982-07-02 | 1982-07-02 | プログラマブルロジツクアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS596629A true JPS596629A (ja) | 1984-01-13 |
Family
ID=14669627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57115728A Pending JPS596629A (ja) | 1982-07-02 | 1982-07-02 | プログラマブルロジツクアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS596629A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999823A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | ロジツクアレイ |
| JPS6169215A (ja) * | 1984-09-12 | 1986-04-09 | Nec Corp | プログラマブル・ロジツク・アレイ |
-
1982
- 1982-07-02 JP JP57115728A patent/JPS596629A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5999823A (ja) * | 1982-11-29 | 1984-06-08 | Nec Corp | ロジツクアレイ |
| JPS6169215A (ja) * | 1984-09-12 | 1986-04-09 | Nec Corp | プログラマブル・ロジツク・アレイ |
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