JPS6020632A - Ｎｏｒ回路 - Google Patents
Ｎｏｒ回路Info
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- JPS6020632A JPS6020632A JP58127717A JP12771783A JPS6020632A JP S6020632 A JPS6020632 A JP S6020632A JP 58127717 A JP58127717 A JP 58127717A JP 12771783 A JP12771783 A JP 12771783A JP S6020632 A JPS6020632 A JP S6020632A
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- JP
- Japan
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- logic
- channel
- circuit
- stage
- signal
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- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は多段論理回路に係シ、特にプリチャージ方式を
導入したダイナミック形多段論理回路に好適な回路構成
法に関する。
導入したダイナミック形多段論理回路に好適な回路構成
法に関する。
従来、多段論理として用いられるＰＬＡ等は、第１図に
示すＮＡＮＤ構成の多段論理、あるいは第２図に示すＮ
ＯＲ構成の多段論理で構成されている。この多段論理を
高速化するため、従来よシブ□リチャージ方式が採られ
てきた。ところが、プリチャージ方式に於いては、プリ
チャージ期間を制御するため、多種類のクロック信号が
必要となる。
示すＮＡＮＤ構成の多段論理、あるいは第２図に示すＮ
ＯＲ構成の多段論理で構成されている。この多段論理を
高速化するため、従来よシブ□リチャージ方式が採られ
てきた。ところが、プリチャージ方式に於いては、プリ
チャージ期間を制御するため、多種類のクロック信号が
必要となる。
しかし、Ｌ Ｓ Ｉに於いては、入力クロックの種類が
制限されるため、多種類のクロック信号を生成すること
が困難である。
制限されるため、多種類のクロック信号を生成すること
が困難である。
このような状況下で示されたのが、第３図に示すドミノ
方式の多段論理回路である。このドミノ方式を用いたＮ
ＯＲ論理構成の多段論理回路の動作を第３図及び第４図
を用いて説明する。クロック信号１がＬの期間、Ｐチャ
ネルＭＯ８２，，３はＯＮＬ、ＮチャネルＭＯ８９，１
２がＯＦＦするため、ＮＯＲ論理８，１１の出力４，５
はそれぞれＨレベルにプリチャージされる。このプリチ
ャージ期間に入力信号７は決まるようにする。
方式の多段論理回路である。このドミノ方式を用いたＮ
ＯＲ論理構成の多段論理回路の動作を第３図及び第４図
を用いて説明する。クロック信号１がＬの期間、Ｐチャ
ネルＭＯ８２，，３はＯＮＬ、ＮチャネルＭＯ８９，１
２がＯＦＦするため、ＮＯＲ論理８，１１の出力４，５
はそれぞれＨレベルにプリチャージされる。このプリチ
ャージ期間に入力信号７は決まるようにする。
クロック信号１がＨレベルになると、ＰチャネルＭＯ８
２，３がＯＦＦ’され、かつ、ＮチャネルＭＯ８９がＯ
Ｎして、ＮＯＲ論理８が動作する。
２，３がＯＦＦ’され、かつ、ＮチャネルＭＯ８９がＯ
Ｎして、ＮＯＲ論理８が動作する。
入カフが全てＬであれば出力４はＨを保持し、それ以外
の場合は出力４はＬに遷移する。次段０ＮＯＲ論理１１
は、その人力４，６が決まるまで動作しないようにする
ため、クロック信号１を遅延させる手段を設ける。ＮＯ
Ｒ論理１１の入力４゜６が決まる時点まで遅延されたク
ロック信号１の伝播信号１０は、それらが決まった時点
でＨになるようにし、ＮＯＲ論理１１が動作する。
の場合は出力４はＬに遷移する。次段０ＮＯＲ論理１１
は、その人力４，６が決まるまで動作しないようにする
ため、クロック信号１を遅延させる手段を設ける。ＮＯ
Ｒ論理１１の入力４゜６が決まる時点まで遅延されたク
ロック信号１の伝播信号１０は、それらが決まった時点
でＨになるようにし、ＮＯＲ論理１１が動作する。
プリチャージ方式を導入した論理回路に於いては、出力
線とＧＮＤとの間に直列に接続されるＮＭＯ８Ｏ数が少
ないほど、その動作は高速化される。つまり、出力線上
に保持された電荷をディスチャージする時間が、その論
理回路の動作時間となるため、ディスチャージ系路の抵
抗値が低いほど、その動作時間は高速化される。そのた
め、論理回路を高速化する場合、その論理構造はＮＡＮ
Ｄ構成よシもＮＯＲ構成の方が有利となる。
線とＧＮＤとの間に直列に接続されるＮＭＯ８Ｏ数が少
ないほど、その動作は高速化される。つまり、出力線上
に保持された電荷をディスチャージする時間が、その論
理回路の動作時間となるため、ディスチャージ系路の抵
抗値が低いほど、その動作時間は高速化される。そのた
め、論理回路を高速化する場合、その論理構造はＮＡＮ
Ｄ構成よシもＮＯＲ構成の方が有利となる。
第３図に示したドミノ方式は、上記点に関しては、高速
化の条件を満たしている。しかし、さらに、高速化を行
なおうとした場合、次の点が問題となる。ドミノ方式で
は、プリチャージ期間に出力線４，５上に蓄えられる電
荷が、論理の動作時間に移向するまではリークしないよ
うに、ＮチャネルＭＯ８９，１２で接地を禁止している
。そのため、単純なＮＯＲ構成では、出力線とＧＮＤと
の間に直列に接続されるＮＭＯ８は１つで済むのに対し
、２つのＮＭＯ３を必要としている。さらに、プリチャ
ージ期間には、出力線４．５上のＮＯＲ論理８，１１を
構成するＮチャネルＭＯ８のドレイン容量に対してのみ
でなく、接地側のＮチャネルＭＯ８９，１２に接続され
るンース荏量に対しても、電荷が蓄えられる。そのため
、出力線とＧＮＤ線との間にＮチャネルＭＯ８が１つし
か存在しないＮＯＲ回路よシも多くの電荷を、その論理
回路の動作時間にはディスチャージしなければならない
。
化の条件を満たしている。しかし、さらに、高速化を行
なおうとした場合、次の点が問題となる。ドミノ方式で
は、プリチャージ期間に出力線４，５上に蓄えられる電
荷が、論理の動作時間に移向するまではリークしないよ
うに、ＮチャネルＭＯ８９，１２で接地を禁止している
。そのため、単純なＮＯＲ構成では、出力線とＧＮＤと
の間に直列に接続されるＮＭＯ８は１つで済むのに対し
、２つのＮＭＯ３を必要としている。さらに、プリチャ
ージ期間には、出力線４．５上のＮＯＲ論理８，１１を
構成するＮチャネルＭＯ８のドレイン容量に対してのみ
でなく、接地側のＮチャネルＭＯ８９，１２に接続され
るンース荏量に対しても、電荷が蓄えられる。そのため
、出力線とＧＮＤ線との間にＮチャネルＭＯ８が１つし
か存在しないＮＯＲ回路よシも多くの電荷を、その論理
回路の動作時間にはディスチャージしなければならない
。
従って、第３図に示すドミノ方式のＮＯＲ構成論理回路
をさらに高速動作させるためには、出力線とＧＮＤとの
間に直列に接続されたＮチャネルＭＯ８の数を１にし、
その直列抵抗を減らしかつ、プリチャージ期間に蓄えら
れる電荷量を減らさなければならない。
をさらに高速動作させるためには、出力線とＧＮＤとの
間に直列に接続されたＮチャネルＭＯ８の数を１にし、
その直列抵抗を減らしかつ、プリチャージ期間に蓄えら
れる電荷量を減らさなければならない。
本発明の目的は、プリチャージ方式に於いて高速化に適
した出力線とＧＮＤとの間に接続される直列ＮＭＯ８の
数を１としたＮＯＲ論理回路を直列に接続して構成され
る多段論理を、たた１つのクロック信号で連続的に動作
可能とする回路を提供することにある。
した出力線とＧＮＤとの間に接続される直列ＮＭＯ８の
数を１としたＮＯＲ論理回路を直列に接続して構成され
る多段論理を、たた１つのクロック信号で連続的に動作
可能とする回路を提供することにある。
出力線をプリチャージする際、ＮＯＲ論理のＮチャネル
ＭＯ８ゲートに入力される信号をＬレベルとすることで
、出力線が接地されることを防ぐ回路構成とし、出力線
とＧＮＤとの間に直列に接続されるＮＭＯ８Ｏ数を１と
した。
ＭＯ８ゲートに入力される信号をＬレベルとすることで
、出力線が接地されることを防ぐ回路構成とし、出力線
とＧＮＤとの間に直列に接続されるＮＭＯ８Ｏ数を１と
した。
上記回路に於いて、プリチャージ期間を指定する信号線
を遅延手段を用いて遅延させ、直列に接続される次段Ｎ
ＯＲ論理の信号線とすることで、ドミノ方式と同様な多
段論理を構成することを可能とした。
を遅延手段を用いて遅延させ、直列に接続される次段Ｎ
ＯＲ論理の信号線とすることで、ドミノ方式と同様な多
段論理を構成することを可能とした。
以下、本発明の一実施例を第５図、第６図を用いて説明
する。
する。
第５図に於いて、初段ＮＯＲ論理はＮチャネルＭＯ８３
３，３４，３５よ多構成される。この論理の入力は、Ｐ
チャネルＭＯ８３０，１５及びＮチャネルＭＯ８１６よ
多構成されるドライバの出力２６であシ、出力は１７の
電位である。ＰチャネルＭ０８１３は、出力端子のプリ
チャージのために利用される。ＮＯＲ論理への入力２６
等が全てＩ、 Ｉ＋の場合には、ＮチャネルＭＯ８３３
゜３４．３５はＯＦＦ状態となるので、出力１７は接地
されず、プリチャージした電荷がディスチャージされな
いため、Ｈを保つ。入力の１つでも”Ｈ”となると、出
力１７は接地され、出力はＬへと遷移する。次段ＮＯＲ
論理はＮチャネルＭＯ８３７，３８，３９よシ構成され
ている。
３，３４，３５よ多構成される。この論理の入力は、Ｐ
チャネルＭＯ８３０，１５及びＮチャネルＭＯ８１６よ
多構成されるドライバの出力２６であシ、出力は１７の
電位である。ＰチャネルＭ０８１３は、出力端子のプリ
チャージのために利用される。ＮＯＲ論理への入力２６
等が全てＩ、 Ｉ＋の場合には、ＮチャネルＭＯ８３３
゜３４．３５はＯＦＦ状態となるので、出力１７は接地
されず、プリチャージした電荷がディスチャージされな
いため、Ｈを保つ。入力の１つでも”Ｈ”となると、出
力１７は接地され、出力はＬへと遷移する。次段ＮＯＲ
論理はＮチャネルＭＯ８３７，３８，３９よシ構成され
ている。
クロック信号線２５は、プリチャージの期間を指定する
。クロック信号２５がＨレベルの期間（第６図参照）出
力１７はプリチャージを行なわれる。すなわち、信号２
５はインバータ３２によシ、そのレベルが反転させられ
、ＰチャネルＭＯ８１３にＬレベルを入力することにな
るので、１３はＯＮ状態となＩＣ１１７に電荷が供給さ
れる。
。クロック信号２５がＨレベルの期間（第６図参照）出
力１７はプリチャージを行なわれる。すなわち、信号２
５はインバータ３２によシ、そのレベルが反転させられ
、ＰチャネルＭＯ８１３にＬレベルを入力することにな
るので、１３はＯＮ状態となＩＣ１１７に電荷が供給さ
れる。
一方、ＮＯＲ論理への入力を行なうドライバ回路のＰチ
ャネルＭＯ８１５及びＮチャネルＭＯ８１６にも、信号
２５は入力される。プリチャージ期間は、信号２５１’
ｉＨであるから、ＰチャネルＭ Ｏ８１５はＯＦＦ状態
であり１ＮチャネルＭＯ８１６はＯＮ状態となり、ＮＯ
Ｒ論理への入力２６は接地されＬレベルとなるうそのた
め、ＮＯＲ論理を構成するＮチャネルＭＯ８３３，３４
，３５はＯＦＦ状態となシ出力１７が接地されるのを防
いでいる。信号２５は遅延手段を通して遅延され、信号
２３として、次段ＮＯＲ論理にも入力される。
ャネルＭＯ８１５及びＮチャネルＭＯ８１６にも、信号
２５は入力される。プリチャージ期間は、信号２５１’
ｉＨであるから、ＰチャネルＭ Ｏ８１５はＯＦＦ状態
であり１ＮチャネルＭＯ８１６はＯＮ状態となり、ＮＯ
Ｒ論理への入力２６は接地されＬレベルとなるうそのた
め、ＮＯＲ論理を構成するＮチャネルＭＯ８３３，３４
，３５はＯＦＦ状態となシ出力１７が接地されるのを防
いでいる。信号２５は遅延手段を通して遅延され、信号
２３として、次段ＮＯＲ論理にも入力される。
次段ＮＯＲ論理も初段のＮＯＲ論理と同じ構造でちゃい
初段よシ多少遅れた時間にプリチャージが同様にして行
なわれる。プリチャージが終了すると１．それぞれのＮ
ＯＲ論理の出力１７．２８はＨレベルとなる。初段ＮＯ
Ｒ論理はクロック信号２５がＬレベルになると動作を開
始する。その前に、初段ＮＯＲ論理に入力すべき信号２
９を確定させておく。クロック信号２５がＬレベルにな
ると、インバータ３２を通しＰチャネルＭＯ８１３には
Ｈが入力され出力１７と電源との接続は断たれる。一方
、ドライバのＰチャネルＭＯ８１５はＱＮ状態となシ、
ＮチャネルＭＯ８１６はＯＦＦ状態となる。この時、ド
ライバへの入力２９がＨレベルだと、ＰチャネルＭＯ８
３０はＯＦＦ状態となるから、ドライバ出力２６はＬを
保持する。
初段よシ多少遅れた時間にプリチャージが同様にして行
なわれる。プリチャージが終了すると１．それぞれのＮ
ＯＲ論理の出力１７．２８はＨレベルとなる。初段ＮＯ
Ｒ論理はクロック信号２５がＬレベルになると動作を開
始する。その前に、初段ＮＯＲ論理に入力すべき信号２
９を確定させておく。クロック信号２５がＬレベルにな
ると、インバータ３２を通しＰチャネルＭＯ８１３には
Ｈが入力され出力１７と電源との接続は断たれる。一方
、ドライバのＰチャネルＭＯ８１５はＱＮ状態となシ、
ＮチャネルＭＯ８１６はＯＦＦ状態となる。この時、ド
ライバへの入力２９がＨレベルだと、ＰチャネルＭＯ８
３０はＯＦＦ状態となるから、ドライバ出力２６はＬを
保持する。
一方、２９がＬレベルだと、ＰチャネルＭＯ８３０はＯ
Ｎ状態となり、ＰチャネルＭＯ８３０゜１５を通して出
力２６はＨに遷移し、ＮＯＲ論理を構成するＮチャネル
ＭＯ８３３がＯＮ状態となシ、出力１７をＬレベルに遷
移させる。この時、ドライバ人力２９と、初段ＮＯＲ論
理１８の出力１７のインバータ１９を通した後での反転
信号２０との関係をみると、信号２９が全てＩＩ Ｈ”
レベルの時信号２０は”Ｌ”レベルとなり、信号２９の
１本でもＬ”レベルとなると、信号２０は”Ｈ”ルベル
となるから、論理的には、第１図に示すＮＡＮＤ構成と
等価となる。
Ｎ状態となり、ＰチャネルＭＯ８３０゜１５を通して出
力２６はＨに遷移し、ＮＯＲ論理を構成するＮチャネル
ＭＯ８３３がＯＮ状態となシ、出力１７をＬレベルに遷
移させる。この時、ドライバ人力２９と、初段ＮＯＲ論
理１８の出力１７のインバータ１９を通した後での反転
信号２０との関係をみると、信号２９が全てＩＩ Ｈ”
レベルの時信号２０は”Ｌ”レベルとなり、信号２９の
１本でもＬ”レベルとなると、信号２０は”Ｈ”ルベル
となるから、論理的には、第１図に示すＮＡＮＤ構成と
等価となる。
初段ＮＯＲ論理１８の出力１７が確定するまで、次段Ｎ
ＯＲ論理２４が動作しないように、クロック信号２５を
遅延する手段を設け、その遅延信号２３を、次段ＮＯＲ
論理のドライバ部ＰチャネルＭＯ８２１，ＮチャネルＭ
Ｏ８２２及び、遅延信号２３をインバータ３６でレベル
反転させた信号をプリチャージ用ＰチャネルＭＯ８１４
に入力する。次段Ｎ ＯＲ論理２４の動作も、初段ＮＯ
Ｒ論理と同様でちゃ、動作時間にはプリチャージ用Ｐチ
ャネルＭＯ８１４はＯＦＦ状態となシ、ドライバ部のＰ
チャネルＭＯ８１２１はＯＮ状態となり、ＮチャネルＭ
Ｏ８２２はＯＦＦ状態となシ、ドライバ人力２０が、全
てＨ”レベルの場合は、出力２８はＨレベルを保持し、
２０がＬレベルとなる。
ＯＲ論理２４が動作しないように、クロック信号２５を
遅延する手段を設け、その遅延信号２３を、次段ＮＯＲ
論理のドライバ部ＰチャネルＭＯ８２１，ＮチャネルＭ
Ｏ８２２及び、遅延信号２３をインバータ３６でレベル
反転させた信号をプリチャージ用ＰチャネルＭＯ８１４
に入力する。次段Ｎ ＯＲ論理２４の動作も、初段ＮＯ
Ｒ論理と同様でちゃ、動作時間にはプリチャージ用Ｐチ
ャネルＭＯ８１４はＯＦＦ状態となシ、ドライバ部のＰ
チャネルＭＯ８１２１はＯＮ状態となり、ＮチャネルＭ
Ｏ８２２はＯＦＦ状態となシ、ドライバ人力２０が、全
てＨ”レベルの場合は、出力２８はＨレベルを保持し、
２０がＬレベルとなる。
第５図で構成した多段論理回路をＰＬＡに適用した例を
第７図に示す。クロック信号２５には信号５５が対応し
、遅延色号２３には５６が対応する。初段ドライバのＰ
チャネルＭＯ８３０には４２が、１５には４３が対応す
る。ＮチャネルＭＯ８１６には４５が対応する。また、
ＮＯＲ論理を構成するＮチャネルＭＯ８３３等には４４
が対応する。プリチャージ用ＰチャネルＭＯ８１３には
５４が対応する。初段ＮＯＲ論理の出力は５７で、イン
バータ１９は４６に対応する。次段ドライバのＰチャネ
ルＭＯ８３１には４７が、２１には４８が、又、Ｎチャ
ネルＭＯ８２２には５１が対応する。次段ＮＯＲ論理を
構成するＮチャネルＭＯ８３７等には５０が対応する。
第７図に示す。クロック信号２５には信号５５が対応し
、遅延色号２３には５６が対応する。初段ドライバのＰ
チャネルＭＯ８３０には４２が、１５には４３が対応す
る。ＮチャネルＭＯ８１６には４５が対応する。また、
ＮＯＲ論理を構成するＮチャネルＭＯ８３３等には４４
が対応する。プリチャージ用ＰチャネルＭＯ８１３には
５４が対応する。初段ＮＯＲ論理の出力は５７で、イン
バータ１９は４６に対応する。次段ドライバのＰチャネ
ルＭＯ８３１には４７が、２１には４８が、又、Ｎチャ
ネルＭＯ８２２には５１が対応する。次段ＮＯＲ論理を
構成するＮチャネルＭＯ８３７等には５０が対応する。
プリチャージ用ＰチャネルＭＯ８１４には４９が対応す
る。回路構成は第５図に示した多段論理と全く同じであ
る。
る。回路構成は第５図に示した多段論理と全く同じであ
る。
本発明によれば、多段論理回路をただ１つのクロック信
号を用いて、プリチャージ方式のＮチャネルＭＯ８のＮ
ＯＲ論理を出・力線とＧＮＤとの間に直列に接続される
ＭＯＳ数を１として構成できるので、回路動作の高速化
に効果がある。
号を用いて、プリチャージ方式のＮチャネルＭＯ８のＮ
ＯＲ論理を出・力線とＧＮＤとの間に直列に接続される
ＭＯＳ数を１として構成できるので、回路動作の高速化
に効果がある。
第１図、第２図は多段論理の説明図、第３図は従来のド
ミノ形の多段論理回路図、第４図はその動作タイミング
図、第５図は本発明の多段論理回路図、第６図はその動
作タイミング図、第７図は本発明の多段論理回路をＰＬ
Ａに適用した場合の回路図である。 ８．１１，１８．２２及び４４．５０・・・ＮＯＲ論第
１ 図 第 Ｚ 図 γ ３ 図 ■ ４ 図 ２０ヅ７荏脣ｌ フ４工４−／ 側修ｐ拮号ｌθ 扇５図 ／
ミノ形の多段論理回路図、第４図はその動作タイミング
図、第５図は本発明の多段論理回路図、第６図はその動
作タイミング図、第７図は本発明の多段論理回路をＰＬ
Ａに適用した場合の回路図である。 ８．１１，１８．２２及び４４．５０・・・ＮＯＲ論第
１ 図 第 Ｚ 図 γ ３ 図 ■ ４ 図 ２０ヅ７荏脣ｌ フ４工４−／ 側修ｐ拮号ｌθ 扇５図 ／
Claims (1)
- 【特許請求の範囲】 １、ＮＯＲ論理を構成するため、出方線と接地との間に
並列に接続されたＮチャネルＭＯ８と、出力線をプリチ
ャージするため電源と出力線との間に接続されたＰチャ
ネルＭＯ８，及び、上記ＮチャネルＭＯ８のゲート電位
を、プリチャージの期間にはＬレベルに、論理をとる期
間には入力レベルに対応したレベルにする電圧全出力す
る回路とからなるＮＯＲ回路。 ２、前記ＮＯＲ回路の出方信号全反転させ、さらに、同
じ回路構成の別のＮＯＲ回路に入力する多段論理に於い
て、プリチャージ期間のタイミンクｔ１前段ＮＯＲ回路
のプリチャージタイミング信号の遅延信号上用いること
を特徴とする第１項のＮＯＲ四路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127717A JPH0616586B2 (ja) | 1983-07-15 | 1983-07-15 | Ｎ ｏ ｒ 回 路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127717A JPH0616586B2 (ja) | 1983-07-15 | 1983-07-15 | Ｎ ｏ ｒ 回 路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020632A true JPS6020632A (ja) | 1985-02-01 |
| JPH0616586B2 JPH0616586B2 (ja) | 1994-03-02 |
Family
ID=14966960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127717A Expired - Lifetime JPH0616586B2 (ja) | 1983-07-15 | 1983-07-15 | Ｎ ｏ ｒ 回 路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0616586B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358957A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | ダイナミツク型ｃｍｏｓ論理回路の縦列接続構造 |
| JPS63177615A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| JPH02501613A (ja) * | 1987-03-16 | 1990-05-31 | シーメンス、アクチエンゲゼルシヤフト | Ｍｏｓトランジスタを有するゲート回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267557A (en) * | 1975-12-02 | 1977-06-04 | Toshiba Corp | Logical circuit |
-
1983
- 1983-07-15 JP JP58127717A patent/JPH0616586B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5267557A (en) * | 1975-12-02 | 1977-06-04 | Toshiba Corp | Logical circuit |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6358957A (ja) * | 1986-08-29 | 1988-03-14 | Mitsubishi Electric Corp | ダイナミツク型ｃｍｏｓ論理回路の縦列接続構造 |
| JPS63177615A (ja) * | 1987-01-19 | 1988-07-21 | Oki Electric Ind Co Ltd | 半導体論理回路 |
| JPH02501613A (ja) * | 1987-03-16 | 1990-05-31 | シーメンス、アクチエンゲゼルシヤフト | Ｍｏｓトランジスタを有するゲート回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0616586B2 (ja) | 1994-03-02 |
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