JPS59667A - 自動テスト装置の書込可能な矯正機構 - Google Patents

自動テスト装置の書込可能な矯正機構

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JPS59667A
JPS59667A JP58058841A JP5884183A JPS59667A JP S59667 A JPS59667 A JP S59667A JP 58058841 A JP58058841 A JP 58058841A JP 5884183 A JP5884183 A JP 5884183A JP S59667 A JPS59667 A JP S59667A
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delay
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JP58058841A
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ホシヤン・バイド
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Fairchild Camera and Instrument Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、集積回路を個々的に又は他の回路と一体的に
テストする為に従来使用されているタイプの自動テスト
装置に関するものであって、更に詳細には、この様なテ
ストシステムに於いてテストされているデバイスへ供給
される信号及びデバイスから受取られた信号を矯正（デ
スキュー）する技術に関するものである。
個々の集積回路又は集積回路のグループをテストする為
の種々のタイプの自動テスト装置が知られている。例え
ば、本願出願人であるフェアチアイルド　カメラ　アン
ド　インストルメント　コーポレーションのフェアチア
イルド　テストシステム　ディビジョンは、３　ｅｎｔ
ｒｙ　　テストシステムとして知られるテストシステム
を製造している。
この様なテストシステムに於いては、個々の集積回路を
適宜のテスト台上に位置させ、テストすべきデバイスの
種々のビンへ励起信号を印加すると共に、その結果その
様なデバイスから得られる出力信号を受取ることが可能
なものである。この様にして得られた出力信号を良品の
デバイスによって発生されるか又は回路解析及び計算又
はその他の解析技術によって予定される既知の信号と比
較することによってテスト中のデバイスの機能　及び／
又は　性能を判別することが可能である。通常、この様
なシステムに於いては、フォーマット制御器へ種々のタ
イミング信号を供給するタイミングモジュールを制御す
る為にデジタルコンピュータを使用している。タイミン
グモジュールに応答してフォーマット制御器は適宜の波
形を有する信号を発生し、且つこれらの信号を一連のピ
ンエレクトロニクス回路へ供給する。これら一連のピン
エレクトロニクス回路の各々はテスト中のデバイスの各
ピンへ接続されている。テスト中のデバイスからの信号
は、ピンエレクトロニクス回路へ帰還されると共に欠陥
応答ユニットへ帰還され、テスト中のデバイスの機能　
及び／′又は　性能を検知する。
単独の集積回路又はグループの集積回路へ付加される機
能数が増加し、且つこの様な回路の性能が向上すると共
に、テストシステムの性能山高も改善され、テストされ
るべき集積回路の性能に於ける変動を検知することが可
能なものとされることが必要である。自動テスト装置の
製造及び使用に於ける周知の問題の１つとしては、テス
ト中のデバイスへ供給される入力信号及びテスト中の信
号から受取られる出力信号の両方に於ける矯正（ｄｅｓ
ｋｅｗｉｎｏ　）の問題がある。励起信号が矯正されて
いない場合には、テストされているデバイスの機能　及
び／又は　性能を適切に判別することができない。典型
的な従来のテストシステムに於いては、自動テスト装置
の各ビンに接続されているポテンシオメータを繁雑に手
動調節することによって矯正を行なっていた。１従来技
術としての１２０ビン　テストシステムに於いては、各
ビンはそのビンと接続されている４個のポテンシオメー
タを有しており、そのビンへ供給されるか又はそのビン
で受取られた種々の信号を矯正する構成となっている。
従って、テストを行なう為にテストシステムを適切に調
整する為には略５００個のポテンシオメータを手動調節
する必要があった。この場合に、ポテンシオメータの設
定状態は相互に影響を及ぼし合うので、テストシステム
の調整を行なう場合に各ポテンシオメータを１Ｆ！１以
上調整せねばならないことが多々あった。明らかに、こ
れは長時間を要し、多大な労力を必要どするしのであっ
て、且つ高価な作業となっていた。
更に、個々のテストシステムの操作速度が２０メガヘル
ツに近付くと、全公差が最大で±１１ナノを超えること
がなく、且つ典型的には±５００ピコ秒であることが必
要である。従来技術を使用することによって１ナノ秒以
内の公差を得ることが可能なものではあるが、その場合
には、テストシステムの調整を行なった直後にテストを
行なうことが必要であり、且つテストシステムのタイミ
ング・フォーマット能力の小さな部分集合を使用する場
合にのみ可能なものである。テストシステムを連続的に
使用する場合には、調整上の信頼性が低下する。その結
果、テストを行なっている者がテスト中のデバイスの歩
留りが変動しているということに気が付いた場合に、そ
れが歩留りそのものの変動であるのか又はテスト装置が
所定の状態から変動した為のものであるのか見極めるこ
とが不可能となる。
本発明は、以上の点に鑑みなされたものであって、従来
のテスト装置に於いて必要とされていたポテンシオメー
タの手動調節を排除し前述した如き従来技術の欠点を解
消した改良技術を提供することを目的とする。本発明に
よれば、従来不可能であった全てのフォーマット及びタ
イミング発生器に関するシステム歪を所望の公差範囲内
に調節することが可能である。更に、従来必要とされて
いた繁雑な手動調節を排除しているので、本発明によれ
ば、システムの調節を行なう為の゛非稼動時間″を従来
の約半日から約１５分へ短縮させている。この様な短縮
された１１節時間とすることにより、テストシステムを
一層頻繁に調整することが可能であり、その結果テスト
結果の信頼性を向上させることが可能となる。
本発明の１特徴によれば、選択したノードに存在する電
気信号を遅延させる装置を提供するものであって、前記
装置が、ｎ複数個の入力端子の１つを出力端子へ接続さ
せる為の第１マルチプレクサ手段と、長さを調節可能な
複数個の遅延線であって、各々が異なった対の入力端子
間に接続されており前記電気信号を少なくとも１個の遅
延線を通過した後に前記第１入力端子の後の各入力端子
へ供給させる複数個の遅延線と、前記遅延されるべき信
号を前記Ｍ１入力端子へ供給する手段とを有している。
本発明の好適実施例に於いては、前記遅延されるべき信
号を供給する手段が、複数個の入力ノードの所望の１つ
を前記第１入力端子へ接続する為の第２マルチプレクサ
手段と、信号を遅延させる為の複数個のゲート遅延手段
であって各々が前記入力ノードの異なった対の間に接続
されている複数個のグーＩ−遅延手段と、前記選択され
たノードを前記入力ノードの１つｌ＼接続させる手段と
を有するものである。
以下、本発明の具体的実施の態様について添付の図面を
参考に詳細に説明する、第１図は、本発明を実施した典
型的なテストシステムを示したブロック線図である。第
１図に示した如く、テストシステムはテストシステムコ
ンピュータ１ｏを有しており、コンピュータ１０は制御
情報を送り出すと共に、サブシステムステータスレポー
ト信号。
インタラブドリクエスト信号及びテスト中のデバイス９
０からのテストデータを受取る。通常、コンピュータ１
０内の種々のレジスタによってデス１〜中のデバイス９
０の各ビンを制御し、一方テストシステムコンピュータ
１０の他の部分に於いてテスト中のデバイス９ｏがらの
出力をストアされている所定の出カバターンと比較する
。このテストシステムの金体的な操作は、テストシステ
ムコンピュータ１０内にストアされているプログラムに
よって決定される。
テストシステムコンピュータ１ｏはタイミングモジュー
ル２０を制御し、一方タイミングモジュール２０はテス
トシステムのユーザがテスト中のデバイスへ供給される
種々のタイミング信号の端部を比較的正確に位置付ける
ことを可能とさせる。
典型的な実施例に於いては、タイミングモジュール２０
は１６個のタイミング発生器を内蔵しており、従って３
２個の独立的なタイミング端を形成する。従って、テス
ト中のデバイス９ｏは、テスト中のデバイスが意図され
た適用場面に於いて経験するであろう様な入力信号を作
り出すことにより種々のタイミング条件下に於いてテス
トすることが可能である。シーケンス・パターン制御器
３０は、テスト中のデバイス９ｏへ供給すべき入力デー
タの種々のシーケンス及びパターンを作り出すことが可
能なものであって、この様なシーケンス又はパターンに
対する応答特性を測定　及び／又は　検知する。精密測
定ユニット４ｏは、テスト中のデバイス９０の個々のビ
ンに於いて定量的な電圧及び電流測定を行なうことが可
能であり、且つテスト中のデバイス９ｏの所望のビンへ
特定の電圧又は電流を印加させることが可能である。
電力・電圧供給源５０はテスト中のデバイス９゜を動作
させるのに必要なものである。タイミング信号及び所望
のシーケンス、パターンは、フォーマット制御・矯正回
路６ｏ内に於いて結合されると共に矯正され、次いでピ
ンエレクトロニクス回路８０及びテスト中のデバイス９
０へ供給される。
テスト中の、デバイスから得られる出力信号はピンエレ
クトロニクス回路に於いて既知の電圧と比較され、ピン
エレクトロニクス回路からの出力信号は矯正されると共
にそのタイミングがチェックされる。そのデータは欠陥
応答ユニット７０へ供給され、予定されているデータと
比較される。テスト中のデバイスから得られた出力信号
が正しいものではない場合には、欠陥応答ユニット７０
はテストシステムコンピュータ１０によって実行されて
いるテスト手順を中断させる。
典型的なテストシーケンスに於いては、タイミングモジ
ュール２ｏ内のタイミング発生器の１つから発生された
パルスがフォーマット制御・矯正ユニット及びピンエレ
クトロニクス回路８０を通過しテスト中のデバイス９０
へ到達する。テスト中のデバイス９０からの応答はピン
エレクトロニクス回路８０を通過して矯正回路及び欠陥
応答ユニット７０へ到達し、欠陥応答ユニット７０はテ
スト中のデバイス９０がテストに合格したか失格したか
という事をテストシステムの他の部分へ通告する。好適
実施例に於いては、テスト中のデバイス９０の各ビンに
接続してフォーマット制御・矯正回路６０と、欠陥応答
ユニツ］・７０と、ピンエレクトロニクス回路８０とを
設けるものである。
多くの集積回路に於いては、デバイスのビンは同時的に
励起される様に設計されている。従って、例えば、タイ
ミングモジュール２０からパルスが回路の全てのアドレ
スビンへ送られる場合には、テスト中のデバイスへ到達
する信号の全てが可及的に同時的であることが望ましい
。多数のタイミング発生器が存在しており、且つ夫々の
ビンへは多くの異なったモードの信号が供給されるので
、テスト中のデバイス９０へ到達する信号は種々の異な
った通路を通過する可能性があり、その結果パルスに対
する伝播遅れが著しく異なったものとなる。第２図乃至
第４図に関連して説明するフォーマット制御・矯正回路
は、テスト中のデバイスの夫々のビンへ送られる信号が
設計公差範囲内に於いて同時的に到達することを可能と
するものである。更に、これらの回路は矯正回路によっ
て与えられる時間遅れを自動調整することを可能とする
。更に、別の矯正回路３５及び３６は、テスト中のデバ
イス９０からの出力データの矯正を行ない、従って出力
データ及びフォーマット制御・矯正ユニット６０からの
予定データは設計公差範囲内に於いて同時的に欠陥応答
ユニツ１−７０へ到達する。
第２図は、フォーマット制御・矯正回路６０の一層詳細
なブロック線図である。図示した如く、タイミングモジ
ュール２０内に設けられているタイミング発生器によっ
て供給される一層のタイミング信号が複数個の配線を介
して公知のマルチプレクサ１２へ供給される。テストシ
ステムコンピュータ１０からの制御信号も又マルチプレ
クサ１２へ供給され、その際にタイミング発生器からの
タイミング信号の１つを選択する。選択された特定のタ
イミング信号は、テスト中のデバイスに対して行なうべ
きテストの内容に依存する。この選択されたタイミング
信号は、次いで、マルチプレクサ１２から一対の配線１
３及び１４を介して微分回路１５へ供給される。テスト
システムコンピュータ１０によって制御されるレジスタ
１８の制御の下に動作する微矯正ユニット１７は、微分
回路１５へ供給されるタイミング信号の所望のパルス幅
を維持する。微矯正ユニット１７及びレジスタ１８の動
作は、第２図に示したその他の微矯正ユニットの動作と
同一であり、以下その動作について説明する。
公知の技術を使用することにより、微分回路１５はタイ
ミング信号から先端信号及び後端信号を抽出する。配線
１９上の先端信号及び配線２１上の後端信号はフォーマ
ット制（財）論理２３へ供給される。典型的なタイミン
グ信号を配線１９及び２１の近傍に示してあり、又微分
回路１５によってタイミング信号から抽出された先端信
号及び後端信号も図示しである。
通常、フォーマット制御論理２３によって形成される典
型的なテスト信号としては、テスト中の集積回路の特定
の明細をテストする為に構成された異なった期間及び特
性を有するパルストレイン等がある。フォーマット制御
論理２３によって供給されるテスト信号は、テスト装置
のユーザによって行なわれるべき所望のテストに依存す
る。通常、フォーマット制御論理２３は、テストシステ
ムコンピュータ１０内にストアされているプログラムに
よって制御される。フォーマット制御論理２３は、配線
１９及び２１上の先端信号及び後端信号をセット信号及
びリセット信号へ変換し、これらのセット信号及びリセ
ット信号はフォーマット制御論理２３から配線２４及び
２５を介して出　。
力される。これらのセット信号及びリセット信号はフォ
ーマット制御論理２３によって適宜に選択され、ラッチ
５３を所望の方法でスイッチ動作させてピンエレクトロ
ニクス回路８０へ信号を供給する。通常、所望のテスト
プログラムに応じて、先端信号及び後端信号の何れか一
方を使用してラッチ５３をセット乃至はりセットさせる
。
配線２４及び２５を介して供給されるセット信号及びリ
セット信号の各々は、粗矯正ユニット３１及び３２へ夫
々供給され、更に微矯正ユニット３３及び３４へ夫々供
給される。こ、れらの粗矯正ユニット及び微矯正ユニッ
トは、セット信号及びリセット信号がピンエレクトロニ
クス回路８０へ供給される前にセット信号及びリセット
信号に所望の時間遅れを与えるべく機能する。上述した
如く、集積回路をテストする際に、集積回路の種々のピ
ンに対してテスト信号を同時的に印加することが望まし
い。信号がテスト中の集積回路へ到達する為の種々の通
路に於いて固有的に存在する異なった通路遅れが存在す
る為に、信号の幾つかは他の信号よりも一層遅延させる
ことが必要である。
第２図に示した粗矯正ユニット及び微矯正ユニットは、
そこを通過する信号を各々の矯正ユニットに接続されて
いるレジスタを制御するテストシステムコンピュータに
よって特定される量だけ信号を遅延させる。例えば、レ
ジスタ４１は、テストシステムコンピュータからのデー
タに応答して、粗矯正ユニット３１の動作を制御し、配
線２４上のセラ１〜端信号へ所望の時間遅れを与える。
第２図に示した粗矯正ユニット及び微矯正ユニットの特
定の動作について第３図及び第４図を参照して説明する
。
適宜の矯正が成された後に、セット信号及びリセット信
号はラッチ５３へ供給される。ラッチ５３は、これらの
セット信号及びリセット信号を再結合させてテストシス
テムコンピュータ内にストアされているプログラムによ
って特定される特性を有する単一のパルスを形成すべく
機能する。ラッチ５３は、ピンエレクトロニクス回路８
ｏ内のドライバへパルスを供給する為に使用されている
。
第１図に関し説明した如く、この信号はテスト中の集積
回路の１個のビンへ印加される。
テスト中のビンが入力ビンではなく出力ビンである場合
には、そのビンからの信号がピンエレクトロニクス回路
８０内のコンパレータによって受取られる。これらの信
号は、次いで、粗矯正ユニット３５及び微矯正ユニット
３６を介して送られる。これらのユニットは粗矯正ユニ
ット及び微矯正ユニット３１乃至３４と同様な機能を行
ない、レジスタ４５及び４６の制御の下に動作する。矯
正を行なった後、テスト中のデバイス９０のビンからの
信号に対応するピンエレクトロニクス回路８０からの出
力信号は、欠陥応答ユニット７０へ供給され、そこに於
いて前記出力信号が予定されている出力応答と比較され
る。
第３図は、第２図に概略を示した粗矯正ユニットの任意
の１つを示した詳細図である。粗矯正ユニットは、マル
チプレクサ６１と複数個の論理ゲート６２乃至６７を有
している。これらの論理ゲートは直列接続されており、
信号入力端であるノード６８へ供給される入力信号を順
次的に受取る。
論理ゲート６２の他方の端子は電力源ＶＢＢへ接続され
ている。しかしながら、この端子を入力信号と相補的な
信号を受取るべく接続することも可能である。プルダウ
ン抵抗及び遅延・フィルタコンデンサを有する公知の配
線がなされている。
図示した論理ゲート回路は市販されているものであって
、好適実施例に於いては、２個のＥＣＬ１０１１６集積
回路を使用して構成する。マルチプレクサ６１も市販さ
れているものであって、例えば、Ｅ　Ｃ１１０１６４を
使用することが可能である。動作につき説明すると、マ
ルチプレクサ６１は入力端１ｏ乃至Ｉ６の１つを第３図
に於いて信号出力端を構成している配線６９へ接続させ
る。入力端１ｏ乃至■６の内の何れを配線６９へ接続さ
せるかということは、マルチプレクサ６１から供給され
る３個のアドレスピットＳｏ　、Ｓ＋　、８２に依存す
る。これら３個のアドレスビットは、第４図に関し説明
するレジスタから供給される。勿論、所望によ、す、第
３図に示した回路の近傍に別個のレジスタを設けること
も可能である。従って、配線６８上の信号は、信号出力
端である配線６９へ供給される前に０乃至６個のゲート
遅れの間の遅れが与えられる。例えば、ノード６８とノ
ード６９との間に３個のゲート遅れを与えたい場合には
、入力端Ｉ３を出力端６９へ接続させる。従って、配線
６８上の信号は配線６９へ出力される前に論理ゲート６
２．６３．６４の各々を通過し、３個のゲート遅れをも
って伝送されることとなる。上述したＥＣＬ部品を使用
した場合には、各ゲートは約２ナノ秒だけ信号を遅延さ
せるので、第３図に図示した装置の場合には、約１２ナ
ノ秒の範囲を有し、且つ２ナノ秒の分解能を有している
。
第４図は、第２図に使用した微矯正ユニットを示してい
る。この微矯正ユニットは、マルチプレクサ７１と複数
個の遅延線７２とを有している。
各遅延Ｉ４７２の１個の延在されているループは、マル
チプレクサ７１の入力端１ｏ乃至Ｉ７の各対の間に接続
されている。入力信号が配線７４上に与えられる。アド
レスピッｉ〜Ｓｏ　、Ｓ＋　、Ｓｚの状態に従い、マル
チプレクサ７１は入力端１ｏ乃至■７の１つを出力線７
５’＼接続させる。第４図から明らかな如く、どの入力
端をマルチプレクサの出力端７５へ接続させるかという
ことの選択は、入力端子７４と出力端子７５との間を信
号が通過する遅延線の量を決定する。例えば、アドレス
ビットＳｏ乃至Ｓ２に応答して入力端■４が選択される
と、配線７４へ供給される信号は入力端１゜及び入力端
ＩＪの間の遅延線の全てを通過し、次いで出力端７５へ
出力される。好適実施例に於いては、マルチプレクサ７
１はＥ　Ｃｌ　１０１６４マルチプレクサで構成され−
Ｃおり、遅延線７２はマルチプレクサ７１がｉｌｌされ
ているセラミック基板上に設けられた導電性トレースで
構成される。各遅延線７６は、遅延線の長さを変化する
為に使用される複数個の短絡用バー（例えば７７及び７
８）を有している。これらの短絡用バーは、マルチプレ
クサ７１の伝播遅れに於ける変動を補償することが可能
である。例えば、第４図に示した実施例の場合、配線７
４上に供給される電気信号は、遅延線７６を通過し且つ
短絡用バー７７を通過して入力ノード１１１＼帰還すべ
く流れる。一層長い時間遅れの場合には、１個又はそれ
以上の短絡用バーを破壊する。例えば、ノードＩＯとノ
ード１＋との間の入力信号の伝播に於ける遅れが遅延線
７６と短絡用バー７９とを介しノードＩ】へ帰還して流
れる信号に必要とされる時間と対応させたい場合には、
短絡用バー７７及び７８を破壊する。
好適実施例に於いては４これらの短絡用バーもセラミッ
ク基板上に設けた導電性トレースで構成し、これらのト
レースを、例えば、レーザを使用して導電性物質を蒸発
させたりする様な所望の任意の技術を使用することによ
って破壊するものである。
別の実施例に於いては、遅延線７２をプリント回路基板
上の導電性領域で構成する。何れの方法に於いて遅延線
を製造する場合にも、導電性エポキシを使用することに
よって不適切に破壊した短絡用バーを補修することが可
能である。
第２図乃至第４図に示した如く、粗矯正ユニット及び微
矯正ユニットの何れの場合に於ける各マルチプレクサも
それと接続されているレジスタの状態によって制御され
る。典型的なレジスタ７３は、データ信号、クロック信
号、リセット信号を受取り、マルチプレクサ６１へ３ビ
ツトのアドレスを供給すると共にマルチプレクサ７１へ
３ビツトのアドレスを供給する。好適実施例に於いては
、６ビツトレジスタ７３をＥＣＬレジスタ１０１８６で
構成する。その他の公知のレジスタを使用することも可
能である。
好適実施例に於いては、マルチプレクサ７１を設けたセ
ラミック基板を適宜の測定装置へ接続させ、入力端子Ｉ
ｏと入力端子１１との間の伝播遅れに於ける差異を、マ
ルチプレクサ７１自身の内部に存在する固有の任意の遅
れを含めて、３１２ピコ秒へ調節する。このことは、上
述した如き方法によって、第１遅延線７６内の適宜の短
絡用バーを破壊することによって行なうことが可能であ
る。
（一層微細な分解能としたい場合には、一層小さな間隔
でもって付加的な短絡用バーを使用すれば良い。）その
後の各入力端子対の間の遅延線の長さも３１２ピコ秒の
ステップを形成する様に調節する。例えば、端子Ｉ４と
端子Ｉ５との間の遅延線の長さは、入力端子Ｉ４ではな
く入力端子Ｉ５が選択された場合に配線７５上の出力信
号の遅れが３１２ピコ秒だけ増加される様に調節する。
この様にして、３１２ピコ秒の分解能でもって２，１８
４ピコ秒の範囲が得られる。第３図の粗制御と共に第４
図の微制御によって、１４．１８ナノ秒の全体的な範囲
が得られると共に３１２ビ］秒の分解能が得られる。
第２図に示した全体的なシステムを較正する為に、特定
のタイミング信号が選択され且つ粗遅延回路及び微遅延
回路の任意の設定がなされる。タイミング信号がフォー
マット制御・矯正論理６０を介してピンエレクトロニク
ス回路８０へ伝達され、その応答信号が帰還される。テ
ストシステム自身を使用して、信号の時間遅れを測定す
る。次いで、粗矯正ユニット及び微矯正ユニットを調節
してその特定のタイミング信号に対する所望の時間遅れ
が得られる様にし、全ての信号がピンエレクトロニクス
出力端に同時的に到達する様にする。
次いで、全レジスタに対しての必要なデータを、例えば
、磁気テープ、磁気ディスク、又はその他の公知の手段
を使用してストアさせる。次のタイミング信号を選択し
、上述したプロセスを繰返し行なう。この構成を各タイ
ミング信号及びフォーマットｉｌＪ御論理２３によって
供給される各フォーマットに対して実行し、全データを
同様にストアする。次いで、デバイスのテストを行なう
場合に、記憶装置から特定のデータを検索し、適宜のレ
ジスタへ供給して各々の異なったタイミング信号が印加
されるに従い必要な時間遅れを形成させる。
短絡用バーを使用するアプローチはマルチプレクサ７１
によって生じられ−る伝播時間遅れの変動に対し矯正を
行なう為のものである。この様なアプローチは、マルチ
プレクサ手段の入力に依存する伝播時間遅れの変動に対
する補正を行なう上で高度のｗ４度を与えるものである
。
以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるべきものではな
く、本発明の技術的範囲を逸脱することなしに種々の変
更が可能であることは勿論である。例えば、電子テスト
装置に於ける様な適用のみならず、本発明を他の場面に
適用することも可能であって、例えば、電気信号を遅延
させたり同期させたりするような場面に於いて使用する
ことも可能である。
【図面の簡単な説明】
第１図は本発明の１実施例を示したものであってタイミ
ングモジュールとフォーマット制御回路とピンエレクト
ロニクス回部の相関関係を示した典型的なテストシステ
ムを図示したブロック線図、第２因はテスト中のデバイ
スの各ビンに接続されるフォーマット制御回路の詳細を
示したブロック線図、第３図は第２図に示した粗矯正回
路の詳細を示した説明図、第４図は第２図に示した微矯
正回路の詳細を示した説明図、である。 （符号の説明） １０：　テストシステムコンピュータ ２０：　タイミングモジュール ３０：　シーケンス・パターン制御器 ４０：　精密測定ユニット ５０：　電力・電圧供給源 ６０；　フォーマット制御・矯正回路 ７０：　欠陥応答ユニット ８０：　ピンエレクトロニクス回路 ９０：　テスト中のデバイス（ＤｔＪＴン図面の浄書（
内容に変更なし） 手続補正書 昭和５８年　７月　４日 特許庁長官　　若　杉　和　夫　　殿 １、事件の表示　　　昭和５８年　特　許　願　第　５
８８４１　　号２、発明の名称　　　自動テスト装置の
■込可能な矯正機構３、補正をする省 事件との関係　　　特許出願人 ４、代理人

Claims (1)

  1. 【特許請求の範囲】 １、選択したノードに存在する電気信号を遅延させる装
    置に於いて、ｎ複数個の入力端子の１つを出力端子へ接
    続させる第１マルチプレクサ手段と、長さを調節するこ
    との可能な複数個の遅延線であって各々が入力端子の異
    なった対の間に接続されており前記電気信号を少なくと
    も１個の遅延線を通過した後に第１入力端子の後の各入
    力端子へ供給させる複数個の遅延線と、遅延されるべき
    前記信号を前記第１入力端子へ供給する手段とを有する
    装置。 ２、上記第１項に於いて、長さを調節することの可能な
    に番目の遅延線かに入力端子とに＋１入力端子の間に延
    在しており、ｋが１乃至ｎ−１の間の整数である装置。 ３、上記第２項に於いて、前記遅延線の各々がセラミッ
    ク基板上に設けられた導電性領域を有する装置。 ４、上記第３項に於いて、各遅延線は複数個の短絡用バ
    ー領域を具備したループを有しており、前記領域の各々
    が前記ループの１部から他の部分へ延在している装置。 ５、上記第４項に於いて、前記短絡用バー領域の１個又
    はそれ以上を破壊することによって前記遅延線の艮ざが
    調節可能である装置。 ６、上記第５項に於いて、前記第１マルチプレクサ手段
    に接続されており前記入力端子の何れを前記出力端子へ
    接続させるかということを制御する第１９２２９手段を
    有する装置。 ７、上記第６項に於いて、前記第１マルチプレクサ手段
    がマルチプレクサを有する装置。 ８、上記第１項に於いて、前記遅延すべき信号を供給す
    る手段が、複数個の入力ノードの１個を前記第１入力端
    子へ接続させる第２マルチプレクサ手段と、信号を遅延
    させる為の複数個のゲート遅延手段であって各々が前記
    入力ノードの異なった対の間に接続されており少なくと
    も１個のゲ−ト遅延手段を通過した後に前記第１人力ノ
    ードの後の各人力ノードへ前記電気信号を供給させる複
    数個のゲート遅、、延手段と、前記選択したノードを前
    記第１人力ノードへ接続させる手段とを有する装置。 ９、上記第８項に於いて、前記ゲート遅延手段の各々が
    論理ゲートを有する装置。 １０、上記第９項に於いて、各ゲートが隣接する入力ノ
    ード対の間に接続されている装置。 １１、上記第１０項に於いて、前記選択されたノードが
    第１人力ノードを有する装置。 １２、上記第１１項に於いて、前記第２マルチプレクサ
    手段がマルチプレクサを有する装！。 １３、上記第１１項に於いて、前記第２マルチプレクサ
    手段に接続されており前記入力ノードの何れを前記選択
    した入力端子へ接続させるかということを制御する第２
    レジスタ手段を有する装置。 １４、上記第１３項に於いて、前記第ルジスタ手段及び
    第２レジスタ手段が同一のレジスタの１部を有する装置
    。 １５、上記第１４項に於いて、前記第ルジスタ手段及び
    第２レジスタ手段が制御データを受取るべく接続されて
    いる装置。 １６、選択されたノードに存在する電気信号を遅延させ
    る装置に於いて、複数個の入力端子の１つを出力端子へ
    接続させるマルチプレクサ手段と、信号を遅延させる為
    の複数個のゲート遅延手段であって各々が１対の入力端
    子間に接続されている複数個のゲート遅延手段と、遅延
    すべき信号を前記選択したノードへ供給する手段とを有
    することを特徴とする装置。 １７、第１ノードと出力端子間において信号を所望量だ
    け遅延させる方法に於いて、遅延されるべき信号を複数
    個のノードの内の前記第１ノードへ供給し、信号を遅延
    させる為の装置を介して前記複数個のノードの各々を隣
    接するノードへ接続し、所望値の時間遅れを有するノー
    ドを前記出力端子へ接続させる、上記各工程を有する方
    法。
JP58058841A 1982-04-05 1983-04-05 自動テスト装置の書込可能な矯正機構 Pending JPS59667A (ja)

Applications Claiming Priority (2)

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US365829 1982-04-05
US06/365,829 US4488297A (en) 1982-04-05 1982-04-05 Programmable deskewing of automatic test equipment

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JPS59667A true JPS59667A (ja) 1984-01-05

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ID=23440538

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Also Published As

Publication number Publication date
EP0091375A3 (en) 1985-03-27
US4488297A (en) 1984-12-11
EP0091375A2 (en) 1983-10-12

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