JPH01228019A - データ処理装置 - Google Patents
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- JPH01228019A JPH01228019A JP63054362A JP5436288A JPH01228019A JP H01228019 A JPH01228019 A JP H01228019A JP 63054362 A JP63054362 A JP 63054362A JP 5436288 A JP5436288 A JP 5436288A JP H01228019 A JPH01228019 A JP H01228019A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目 次〕
概要
産業上の利用分野
従来の技術 （第５〜８図）発明が解
決しようとする課題（第９図）課題を解決するための手
段 作用“ 実施例 本発明の一実施例 （第１〜４図）発明の効果 〔概 要〕 データ処理装置に関し、 取り扱うデータ長（語長）が異なった場合でも、これに
柔軟性よく対応してバイバズ制御の効果を発揮し、デー
タ処理速度の低下を回避することを目的とし、 供給されたデータに対して各種の演算処理を施す処理ブ
ロックを具備し、該処理ブロックには、レジスタファイ
ルからの読み出しデータが供給され、また、レジスタフ
ァイル内のデータは、該処理ブロフクからの処理済デー
タによって更新が可能データ処理装置であって、前記更
新に供される処理済データを、必要に応じて処理ブロッ
クに再供給するバイパス回路を備えたデータ処理装置に
おいて、前記処理ブロックで処理されるデータの最小語
長を一つの単位として、前記レジスタファイルおよびバ
イパス回路を構成している。
決しようとする課題（第９図）課題を解決するための手
段 作用“ 実施例 本発明の一実施例 （第１〜４図）発明の効果 〔概 要〕 データ処理装置に関し、 取り扱うデータ長（語長）が異なった場合でも、これに
柔軟性よく対応してバイバズ制御の効果を発揮し、デー
タ処理速度の低下を回避することを目的とし、 供給されたデータに対して各種の演算処理を施す処理ブ
ロックを具備し、該処理ブロックには、レジスタファイ
ルからの読み出しデータが供給され、また、レジスタフ
ァイル内のデータは、該処理ブロフクからの処理済デー
タによって更新が可能データ処理装置であって、前記更
新に供される処理済データを、必要に応じて処理ブロッ
クに再供給するバイパス回路を備えたデータ処理装置に
おいて、前記処理ブロックで処理されるデータの最小語
長を一つの単位として、前記レジスタファイルおよびバ
イパス回路を構成している。
本発明は、データ処理装置に関し、特に、バイパス制御
を行うデータ処理装置に係り、取り扱うデー夕長く語長
）が異なった場合でも、これに柔軟性よく対応してバイ
パス制御を効果的に行うようにしたデータ処理装置に関
する。
を行うデータ処理装置に係り、取り扱うデー夕長く語長
）が異なった場合でも、これに柔軟性よく対応してバイ
パス制御を効果的に行うようにしたデータ処理装置に関
する。
−ｉに、コンピュータやマイクロプロセッサ等における
データの処理は、レジスタファイルに対して行われてお
り、外部メモリのアクセス速度の制限を受けることなく
、処理の高速化が図られる。
データの処理は、レジスタファイルに対して行われてお
り、外部メモリのアクセス速度の制限を受けることなく
、処理の高速化が図られる。
しかし、レジスタファイルであっても、データの更新（
書き換え）には、時間を要するので、場合によっては処
理に停滞を生じることがある。
書き換え）には、時間を要するので、場合によっては処
理に停滞を生じることがある。
すなわち、第５図において、処理ブロック１で所定の処
理を受けた処理済データＤｏｕｔを、レジスタファイル
２に格納してレジスタファイル２の内容を更新するとと
もに、更新済データＤｉｎを参照して再び次処理を行う
ような場合には、第６図に示すように、処理サイクル■
でレジスタファイル２の更新制御が開始されるが、この
レジスタファイル２は、少なくとも処理サイクル■に至
らなければ更新が完了しない。したがって、更新済デー
タＤｉｎを参照して行う次処理は、処理サイクル■の間
待たなければならず、ここに処理の停滞（処理ブロック
ｌが非動作）が発生する。
理を受けた処理済データＤｏｕｔを、レジスタファイル
２に格納してレジスタファイル２の内容を更新するとと
もに、更新済データＤｉｎを参照して再び次処理を行う
ような場合には、第６図に示すように、処理サイクル■
でレジスタファイル２の更新制御が開始されるが、この
レジスタファイル２は、少なくとも処理サイクル■に至
らなければ更新が完了しない。したがって、更新済デー
タＤｉｎを参照して行う次処理は、処理サイクル■の間
待たなければならず、ここに処理の停滞（処理ブロック
ｌが非動作）が発生する。
このような不具合を解決するために、いわゆるバイパス
制ＪＢが用いられている。バイパス制御は、第７図にそ
の概念的な構成図を、第８図にその動作の流れ図を示す
ように、処理ブロック１からの処理済データＤｏｕｔを
、そのまま更新済データＤｉｎとして処理ブロック１に
供給することができるバイパス回路３を備えて構成され
ている。
制ＪＢが用いられている。バイパス制御は、第７図にそ
の概念的な構成図を、第８図にその動作の流れ図を示す
ように、処理ブロック１からの処理済データＤｏｕｔを
、そのまま更新済データＤｉｎとして処理ブロック１に
供給することができるバイパス回路３を備えて構成され
ている。
そして、処理プロツク１からの処理済データＤｏｕｔで
レジスタファイル２を更新するとともに、この処理済デ
ータＤｏｕｔを参照して次処理を行う場合、バイパス回
路３を通過した処理済データＤｏｕｔを更新済データＤ
ｉｎとして処理ブロック１に供給し、処理ブロック１は
この更新済データＤｉｎを参照して次処理を行う、した
がって、次処理の実行と、レジスタファイル２の更新と
を並行して行うことができるので、最初の処理とこれに
引き続く次処理とを、処理サイクル■および■で連続し
て行うことができ、処理の停滞を回避して高速化を図る
ことができる。
レジスタファイル２を更新するとともに、この処理済デ
ータＤｏｕｔを参照して次処理を行う場合、バイパス回
路３を通過した処理済データＤｏｕｔを更新済データＤ
ｉｎとして処理ブロック１に供給し、処理ブロック１は
この更新済データＤｉｎを参照して次処理を行う、した
がって、次処理の実行と、レジスタファイル２の更新と
を並行して行うことができるので、最初の処理とこれに
引き続く次処理とを、処理サイクル■および■で連続し
て行うことができ、処理の停滞を回避して高速化を図る
ことができる。
しかしながら、従来のこのようなバイパス制御にあって
は、特定の語長を取り扱う主に大型計算機に用いられる
ことを想定してレジスタファイル２やバイパス回路３な
どの構成が決定されていたため、取り扱い語長が固定さ
れていない例えば、マイクロプロセッサ等の小型計算機
では、その語長の種類によってはバイパス制御の効果を
発揮することができない場合があった。
は、特定の語長を取り扱う主に大型計算機に用いられる
ことを想定してレジスタファイル２やバイパス回路３な
どの構成が決定されていたため、取り扱い語長が固定さ
れていない例えば、マイクロプロセッサ等の小型計算機
では、その語長の種類によってはバイパス制御の効果を
発揮することができない場合があった。
第９図は、そのような場合の一例を示す図である。第９
図において、レジスタファイル内のワード長データの下
位バイトを処理し、この処理結果でレジスタファイル内
のワード長データの下位バイトを更新するとともに、次
処理で更新済のワード長データを参照する場合、バイパ
ス回路を通る参照データは、下位バイトのみで上位バイ
トはレジスタファイル内に置かれているから、この場合
、処理ブロックではワード長のデータを参照することが
できない。したがって、実際にはレジスタファイルの更
新が完了してから、このレジスタファイル内の更新済の
ワード長データを参照することとなり、結局バイパス制
御の効果が失われる。その結果、処理の停滞が発生し、
処理速度が低下するといった問題点があった。
図において、レジスタファイル内のワード長データの下
位バイトを処理し、この処理結果でレジスタファイル内
のワード長データの下位バイトを更新するとともに、次
処理で更新済のワード長データを参照する場合、バイパ
ス回路を通る参照データは、下位バイトのみで上位バイ
トはレジスタファイル内に置かれているから、この場合
、処理ブロックではワード長のデータを参照することが
できない。したがって、実際にはレジスタファイルの更
新が完了してから、このレジスタファイル内の更新済の
ワード長データを参照することとなり、結局バイパス制
御の効果が失われる。その結果、処理の停滞が発生し、
処理速度が低下するといった問題点があった。
本発明は、このような問題点に鑑みてなされたもので、
取り扱うデータ長が異なった場合でも、これに柔軟性よ
く対応してバイパス制御の効果を発揮し、データ処理速
度の低下を回避することを目的としている。
取り扱うデータ長が異なった場合でも、これに柔軟性よ
く対応してバイパス制御の効果を発揮し、データ処理速
度の低下を回避することを目的としている。
本発明では、上記目的を達成するために、供給されたデ
ータに対して各種の演算処理を施す処理プロ・７りを具
備し、該処理ブロックには、レジスタファイルからの読
み出しデータが供給され、また、レジスタファイル内の
データは、該処理ブロックからの処理済データによって
更新が可能なデータ処理装置であって、前記更新に供さ
れる処理済データを、必要に応じて処理ブロックに再供
給するバイパス回路を備えたデータ処理装置において、
前記処理ブロックで処理されるデータの最小語長を一つ
の単位として前記レジスタファイルおよびバイパス回路
を構成している。
ータに対して各種の演算処理を施す処理プロ・７りを具
備し、該処理ブロックには、レジスタファイルからの読
み出しデータが供給され、また、レジスタファイル内の
データは、該処理ブロックからの処理済データによって
更新が可能なデータ処理装置であって、前記更新に供さ
れる処理済データを、必要に応じて処理ブロックに再供
給するバイパス回路を備えたデータ処理装置において、
前記処理ブロックで処理されるデータの最小語長を一つ
の単位として前記レジスタファイルおよびバイパス回路
を構成している。
本発明では、レジスタファイルおよびバイパス回路の双
方が、処理ブロックで処理されるデータの最小語長を一
つの単位として構成され、レジスタファイルからの読み
出しデータおよびバイパス回路からの処理済データが、
必要に応じて連結して処理ブロックに供給される。
方が、処理ブロックで処理されるデータの最小語長を一
つの単位として構成され、レジスタファイルからの読み
出しデータおよびバイパス回路からの処理済データが、
必要に応じて連結して処理ブロックに供給される。
したがって、処理済データが例えばバイト長であって、
また、処理７ブロツクの要求する参照データ長がワード
長であった場合でも、これに柔軟性よく対応することが
でき、バイパス制御の効果を発揮することができる。
また、処理７ブロツクの要求する参照データ長がワード
長であった場合でも、これに柔軟性よく対応することが
でき、バイパス制御の効果を発揮することができる。
以下、本発明を図面に基づいて説明する。
第１〜４図は、本発明に係るデータ処理装置の一実施例
を示す図である。
を示す図である。
まず、第１〜３図を参照しながら、本実施例の基本的な
構成とその動作を説明する。
構成とその動作を説明する。
第１図において、データ処理装置１１は、処理ブロック
１２、レジスタファイル１３およびバイパス回路１４を
含んで構成され、これら処理ブロック１２、レジスタフ
ァイル１３、バイパス回路１４は第１のバス１５および
第２のバス１６に接続されている。第１のバス１５およ
び第２のバス１６の信号線の数は、処理ブロック１２が
取り扱うことができるデータの最大語長、例えば４ｎビ
ツトに対応している。
１２、レジスタファイル１３およびバイパス回路１４を
含んで構成され、これら処理ブロック１２、レジスタフ
ァイル１３、バイパス回路１４は第１のバス１５および
第２のバス１６に接続されている。第１のバス１５およ
び第２のバス１６の信号線の数は、処理ブロック１２が
取り扱うことができるデータの最大語長、例えば４ｎビ
ツトに対応している。
処理ブロック１２は、例えばＡ Ｌ Ｕ （Ａｒｉｔｈ
ｍｅｔｉｃａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ ：算術論理
ユニット）であり、処理ブロック１２は第１のバス１５
を介して取り込まれたデータに対して必要な数値演算、
論理演算などの各種演算処理を行い、処理した結果を第
２のバス１６を介して転送する。数値演算は加算、減算
、掛算、割算などであり、また、論理演算は論理和、論
理積などである。これらの演算は全て所定ピント数の加
算回路を基本として実行される。すなわち、演算を行う
データの語長は、加算回路の取り扱うことのできるビッ
ト数に依存し、例えば、１バイト （８ビット−ｎビッ
ト）、２バイト （２ｎビツト）、４バイト（４ｎビツ
ト）の各データ長が適宜使用され、そして、この場合、
１バイトのデータ長が、最小ビット数ｎの「最小語長」
となる。なお、上記１バイトよりも小さな例えばハーフ
バイト（ｎ／２ピツ日が使用されるＡＬＵであれば、こ
のハーフバイトが最小語長になることは勿論である。
ｍｅｔｉｃａｎｄ Ｌｏｇｉｃ Ｕｎｉｔ ：算術論理
ユニット）であり、処理ブロック１２は第１のバス１５
を介して取り込まれたデータに対して必要な数値演算、
論理演算などの各種演算処理を行い、処理した結果を第
２のバス１６を介して転送する。数値演算は加算、減算
、掛算、割算などであり、また、論理演算は論理和、論
理積などである。これらの演算は全て所定ピント数の加
算回路を基本として実行される。すなわち、演算を行う
データの語長は、加算回路の取り扱うことのできるビッ
ト数に依存し、例えば、１バイト （８ビット−ｎビッ
ト）、２バイト （２ｎビツト）、４バイト（４ｎビツ
ト）の各データ長が適宜使用され、そして、この場合、
１バイトのデータ長が、最小ビット数ｎの「最小語長」
となる。なお、上記１バイトよりも小さな例えばハーフ
バイト（ｎ／２ピツ日が使用されるＡＬＵであれば、こ
のハーフバイトが最小語長になることは勿論である。
レジスタファイルＩ３は、データを高速に読み書きする
ことができるレジスタ群を備え、このレジスタ群の各レ
ジスタは、最小語長に対応するビット数（ｎ）で構成さ
れ、各レジスタは、それぞれ０本の信号線で第１のバス
１５に接続されている。
ことができるレジスタ群を備え、このレジスタ群の各レ
ジスタは、最小語長に対応するビット数（ｎ）で構成さ
れ、各レジスタは、それぞれ０本の信号線で第１のバス
１５に接続されている。
バイパス回路１４は、入力側に第２のバス１６が接続さ
れるとともに、出力側に０本の信号線を一つのグループ
とした４グループの信号線を介して第１のバス１５が接
続されており、バイパス回路１４は、第２のバス１６の
４ｎ本の信号線を、ｎ本単位に第１のバス１５に接続す
る。
れるとともに、出力側に０本の信号線を一つのグループ
とした４グループの信号線を介して第１のバス１５が接
続されており、バイパス回路１４は、第２のバス１６の
４ｎ本の信号線を、ｎ本単位に第１のバス１５に接続す
る。
このような基本的な構成において、例えば、第２図に示
すような動作を想定すると、 （１）まず、レジスタファイル１３内の２バイト長デー
タ（Ａ）に対し、この（Ａ）の下位バイトデータ（ＡＬ
）に適当な論理演算を施した後、処理済データ（ＡＬ’
）でレジスタファイル１３内の（ＡＬ）を更新する。
すような動作を想定すると、 （１）まず、レジスタファイル１３内の２バイト長デー
タ（Ａ）に対し、この（Ａ）の下位バイトデータ（ＡＬ
）に適当な論理演算を施した後、処理済データ（ＡＬ’
）でレジスタファイル１３内の（ＡＬ）を更新する。
（ｎ）次いで、レジスタファイル１３内の（Ａ）の上位
バイトデータ（ＡＵ）および（ＡＬ’）を参照し、これ
らの（ＡＵ）＋ （ＡＬ’）の２バイト長データに対し
て適当な論理演算を施す次処理を行う場合、 従来では、レジスタファイル１３の更新が完了した後で
なければ、（ｎ）を行うことができなかったが、この基
本的な構成によれば、バイパス回路１４を動作させて（
ＡＬ’）を第１のバス１５上に乗せるとともに、（ＡＵ
）を格納しているレジスタファイル１３のレジスタを開
いてこの（ＡＵ）を第１のバス１５上に乗せることによ
り、第１のバス１５上には、（ＡＵ）＋ （ＡＬ’）が
現れるから、レジスタファイル１３の更新動作と並行し
て（Ｉりを実行することができ、処理の停滞を回避する
ことができる。
バイトデータ（ＡＵ）および（ＡＬ’）を参照し、これ
らの（ＡＵ）＋ （ＡＬ’）の２バイト長データに対し
て適当な論理演算を施す次処理を行う場合、 従来では、レジスタファイル１３の更新が完了した後で
なければ、（ｎ）を行うことができなかったが、この基
本的な構成によれば、バイパス回路１４を動作させて（
ＡＬ’）を第１のバス１５上に乗せるとともに、（ＡＵ
）を格納しているレジスタファイル１３のレジスタを開
いてこの（ＡＵ）を第１のバス１５上に乗せることによ
り、第１のバス１５上には、（ＡＵ）＋ （ＡＬ’）が
現れるから、レジスタファイル１３の更新動作と並行し
て（Ｉりを実行することができ、処理の停滞を回避する
ことができる。
すなわち、上述の動作を処理サイクル順にみると第３図
のように示される。処理サイクル■において、処理され
たＣＡＬ’）でレジスタファイル１３の更新を開始する
とともに、（ＡＬ’）をバイパスし、引き続く処理サイ
クル■において、この（ＡＬ’）とレジスタファイル１
３内の（ＡＵ）とを次処理で参照することができる。し
たがって、処理サイクル■および■を連続することがで
きるので、処理の停滞を招くことがない。
のように示される。処理サイクル■において、処理され
たＣＡＬ’）でレジスタファイル１３の更新を開始する
とともに、（ＡＬ’）をバイパスし、引き続く処理サイ
クル■において、この（ＡＬ’）とレジスタファイル１
３内の（ＡＵ）とを次処理で参照することができる。し
たがって、処理サイクル■および■を連続することがで
きるので、処理の停滞を招くことがない。
第４図は一実施例の具体的な構成を示す図であり、最大
語長４バイト、最小語長１バイトのデータ処理装置に適
用した例である。
語長４バイト、最小語長１バイトのデータ処理装置に適
用した例である。
第４図において、２０はデータ処理装置であり、データ
処理装置２０は、１バイトから４バイトまでのデータを
必要に応じて演算処理することができる処理ブロック（
基本構成の処理ブロック１２に相当する） ２１と、少
なくとも３つのレジスタ２２ａ〜２２ｃからなるレジス
タファイル（基本構成のレジスタファイル１３に相当す
る）２２と、少な（とも３つの接続手段２３ａ〜２３ｃ
からなるバイパス回路（基本構成のバイパス回路１４に
相当する）２３と、レジスタファイル２２およびバイパ
ス回路２３を管理するためのデータ送出制御回路２４と
、データ処理装置２０内部の動作をコントロールすると
とも、レジスタファイル２２内のデータを更新する際の
更新データ長や、処理ブロック２１で処理を行う際の参
照データ長を示す信号を生成してデータ送出制御回路２
４に出力する制御部２５と、４バイトに対応した３２ビ
ツト、すなわち〔３１〜０〕までの信号線をもつ第１の
バス２６および第２のバス２７と、第１のバス２６およ
び外部バス２８間に設けられ、外部バス２８に、接続さ
れた例えば外部メモリ２９からのデータを必要に応じて
取り込み第１のバス２６に乗せる入力バッファ３０と、
第２のバス２７および外部バス２８間に設けられ、第２
のバス２７上のデータを必要に応じて例えば外部メモリ
２９に転送する出力バッファ３１と、を含んで構成され
ている。
処理装置２０は、１バイトから４バイトまでのデータを
必要に応じて演算処理することができる処理ブロック（
基本構成の処理ブロック１２に相当する） ２１と、少
なくとも３つのレジスタ２２ａ〜２２ｃからなるレジス
タファイル（基本構成のレジスタファイル１３に相当す
る）２２と、少な（とも３つの接続手段２３ａ〜２３ｃ
からなるバイパス回路（基本構成のバイパス回路１４に
相当する）２３と、レジスタファイル２２およびバイパ
ス回路２３を管理するためのデータ送出制御回路２４と
、データ処理装置２０内部の動作をコントロールすると
とも、レジスタファイル２２内のデータを更新する際の
更新データ長や、処理ブロック２１で処理を行う際の参
照データ長を示す信号を生成してデータ送出制御回路２
４に出力する制御部２５と、４バイトに対応した３２ビ
ツト、すなわち〔３１〜０〕までの信号線をもつ第１の
バス２６および第２のバス２７と、第１のバス２６およ
び外部バス２８間に設けられ、外部バス２８に、接続さ
れた例えば外部メモリ２９からのデータを必要に応じて
取り込み第１のバス２６に乗せる入力バッファ３０と、
第２のバス２７および外部バス２８間に設けられ、第２
のバス２７上のデータを必要に応じて例えば外部メモリ
２９に転送する出力バッファ３１と、を含んで構成され
ている。
第１のバス２６および第２のバス２７は、処理ブロック
２１、レジスタファイル２２およびバイパス回路２３に
接続され、第１のバス２６および第２のバス２７と処理
ブロック２１は、〔３１〜０〕までの信号線の全てによ
って接続され、また、第１のバス２６および第２のバス
２７とレジスタファイル２２は、各レジスタ２２ａ〜２
２ｃに対して信号線が割り当てられて接続されている。
２１、レジスタファイル２２およびバイパス回路２３に
接続され、第１のバス２６および第２のバス２７と処理
ブロック２１は、〔３１〜０〕までの信号線の全てによ
って接続され、また、第１のバス２６および第２のバス
２７とレジスタファイル２２は、各レジスタ２２ａ〜２
２ｃに対して信号線が割り当てられて接続されている。
具体的には、レジスタ２２ａに対して〔３１〜１６〕が
、レジスタ２２ｂに対して〔１５〜８〕が、レジスタフ
ァイル２２ｃに対して〔７〜０〕がそれぞれ割り当てら
れている。同様にして第１のバス２６および第２のバス
２７とバイパス回路２３との間も各接続手段２３３〜２
３ｃに対して信号線が割り当てられている。
、レジスタ２２ｂに対して〔１５〜８〕が、レジスタフ
ァイル２２ｃに対して〔７〜０〕がそれぞれ割り当てら
れている。同様にして第１のバス２６および第２のバス
２７とバイパス回路２３との間も各接続手段２３３〜２
３ｃに対して信号線が割り当てられている。
このような構成において、取り扱うデータ長が３２ビツ
ト （４バイト、ワード）、１６ビツト （２バイト、
ハーフワード）、８ビツト（バイト）であった場合、レ
ジスタファイル２２の更新サイズと処理ブロック２１に
おける参照サイズの組み合わせに対して、レジスタファ
イル２２およびバイパス回路２３のそれぞれから第ｉの
バス２６に送出されるデ−夕の関係は次表１ （ａ）
（ｂ）に示すとおりとなる。なお、表中Ｑ印は送出され
るデータを示す。
ト （４バイト、ワード）、１６ビツト （２バイト、
ハーフワード）、８ビツト（バイト）であった場合、レ
ジスタファイル２２の更新サイズと処理ブロック２１に
おける参照サイズの組み合わせに対して、レジスタファ
イル２２およびバイパス回路２３のそれぞれから第ｉの
バス２６に送出されるデ−夕の関係は次表１ （ａ）
（ｂ）に示すとおりとなる。なお、表中Ｑ印は送出され
るデータを示す。
表１（ａ）
表 １ （ｂ）
表１ （ａ）（ｂ）から理解されるように、更新サイ
ズおよび参照サイズの組み合わせが、ワード、ハーフワ
ード、バイトの何れであった場合でも、必要なデータが
第１のバス２６に現れ、この現れたデータを処理ブロッ
ク２１に供給することができる。
ズおよび参照サイズの組み合わせが、ワード、ハーフワ
ード、バイトの何れであった場合でも、必要なデータが
第１のバス２６に現れ、この現れたデータを処理ブロッ
ク２１に供給することができる。
したがって、データ語長が各種異なっていても、これに
柔軟性よ（対応することができ、バイパス制御の効果を
発揮して処理の高速化を図ることができる。
柔軟性よ（対応することができ、バイパス制御の効果を
発揮して処理の高速化を図ることができる。
本発明によれば、レジスタファイルおよびバイパス回路
を、処理ブロックで処理されるデータの最小語長（例え
ば、バイト）を一つの単位として構成しているので、レ
ジスタファイルおよびバイパス回路から取り出されるデ
ータのサイズを、例えば、ワード、ハーフワード、バイ
トの何れにも対応させることができる。
を、処理ブロックで処理されるデータの最小語長（例え
ば、バイト）を一つの単位として構成しているので、レ
ジスタファイルおよびバイパス回路から取り出されるデ
ータのサイズを、例えば、ワード、ハーフワード、バイ
トの何れにも対応させることができる。
したがって、取り扱うデータ長が異なった場合でも、こ
れに柔軟性よく対応することができ、バイパス制御の効
果を発揮して処理速度の低下を回避することができる。
れに柔軟性よく対応することができ、バイパス制御の効
果を発揮して処理速度の低下を回避することができる。
第１〜４図は本発明に係るデータ処理装置の一実施例を
示す図であり、 第１図はその基本的な構成を示す図、 第２図はその動作を説明するための流れ図、第３図はそ
の処理サイクル毎の動作を説明するための流れ図、 第４図はその具体的な構成を示す図である。 第５〜９図は従来のデータ処理装置を示す図であり、 第５図はそのバイパス制御を行わない場合の構成を示す
図、 第６図はそのバイパス制御を行わない場合の動作を示す
流れ図、 第７図はそのバイパス制御を用いた場合の構成を示す図
、 第８図はそのバイパス制御を用いた場合の動作を示す流
れ図、 第９図はその問題点を説明するための流れ図である。 １２．２１・・・・・・処理ブロック、１３．２２・・
・・・・レジスタファイル、１４．２３・・・・・・バ
イパス回路。 又３王ｆケイクＩし 一東六赳イ１＋１のメさＶゼサイクル、めめ１力Ｉり説
明１ｄ〜ノ′方を４第３図 べ°イｌで入脚ｌｆ即■乍めびい噴易イトのす烏以１ホ
Ｊイ図第５図 べ°イパス〜虜■干めＴ♂い場合のｈＪγ１不Ｔｉた虞
ＣｊＩ６図 一 ペイｌぐストツメ卸１作慴先鳩４菱の才馬メ（ｔが亨目
第７図 べ４／？Ｘ制御１ｍゆ場合のす六）γ１ホ１ｊ溌小図ｆ
４８図
示す図であり、 第１図はその基本的な構成を示す図、 第２図はその動作を説明するための流れ図、第３図はそ
の処理サイクル毎の動作を説明するための流れ図、 第４図はその具体的な構成を示す図である。 第５〜９図は従来のデータ処理装置を示す図であり、 第５図はそのバイパス制御を行わない場合の構成を示す
図、 第６図はそのバイパス制御を行わない場合の動作を示す
流れ図、 第７図はそのバイパス制御を用いた場合の構成を示す図
、 第８図はそのバイパス制御を用いた場合の動作を示す流
れ図、 第９図はその問題点を説明するための流れ図である。 １２．２１・・・・・・処理ブロック、１３．２２・・
・・・・レジスタファイル、１４．２３・・・・・・バ
イパス回路。 又３王ｆケイクＩし 一東六赳イ１＋１のメさＶゼサイクル、めめ１力Ｉり説
明１ｄ〜ノ′方を４第３図 べ°イｌで入脚ｌｆ即■乍めびい噴易イトのす烏以１ホ
Ｊイ図第５図 べ°イパス〜虜■干めＴ♂い場合のｈＪγ１不Ｔｉた虞
ＣｊＩ６図 一 ペイｌぐストツメ卸１作慴先鳩４菱の才馬メ（ｔが亨目
第７図 べ４／？Ｘ制御１ｍゆ場合のす六）γ１ホ１ｊ溌小図ｆ
４８図
Claims (1)
- 【特許請求の範囲】 供給されたデータに対して各種の演算処理を施す処理ブ
ロックを具備し、 該処理ブロックには、レジスタファイルからの読み出し
データが供給され、 また、レジスタファイル内のデータは、該処理ブロック
からの処理済データによって更新が可能なデータ処理装
置であって、 前記更新に供される処理済データを、必要に応じて処理
ブロックに再供給するバイパス回路を備えたデータ処理
装置において、 前記処理ブロックで処理されるデータの最小語長を一つ
の単位として、前記レジスタファイルおよびバイパス回
路を構成したことを特徴とするデータ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054362A JP2617974B2 (ja) | 1988-03-08 | 1988-03-08 | データ処理装置 |
| US07/318,639 US5101489A (en) | 1988-03-08 | 1989-03-03 | Data processing unit including a variable bit length bypass circuit |
| EP89104031A EP0334103B1 (en) | 1988-03-08 | 1989-03-07 | Data processing unit having a bypass circuit |
| DE68924082T DE68924082T2 (de) | 1988-03-08 | 1989-03-07 | Datenverarbeitungseinheit mit einem Umgehungsmechanismus. |
| KR1019890002854A KR920003180B1 (ko) | 1988-03-08 | 1989-03-08 | 바이패스(bypass)회로를 갖는 데이타 처리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63054362A JP2617974B2 (ja) | 1988-03-08 | 1988-03-08 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01228019A true JPH01228019A (ja) | 1989-09-12 |
| JP2617974B2 JP2617974B2 (ja) | 1997-06-11 |
Family
ID=12968535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63054362A Expired - Lifetime JP2617974B2 (ja) | 1988-03-08 | 1988-03-08 | データ処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5101489A (ja) |
| EP (1) | EP0334103B1 (ja) |
| JP (1) | JP2617974B2 (ja) |
| KR (1) | KR920003180B1 (ja) |
| DE (1) | DE68924082T2 (ja) |
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1988
- 1988-03-08 JP JP63054362A patent/JP2617974B2/ja not_active Expired - Lifetime
-
1989
- 1989-03-03 US US07/318,639 patent/US5101489A/en not_active Expired - Fee Related
- 1989-03-07 EP EP89104031A patent/EP0334103B1/en not_active Expired - Lifetime
- 1989-03-07 DE DE68924082T patent/DE68924082T2/de not_active Expired - Fee Related
- 1989-03-08 KR KR1019890002854A patent/KR920003180B1/ko not_active Expired
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| KR890015135A (ko) | 1989-10-28 |
| EP0334103B1 (en) | 1995-09-06 |
| EP0334103A2 (en) | 1989-09-27 |
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