JPS5968897A - Ｅｐｒｏｍ装置用センスアンプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、半導体記憶装置におけるセンスアンプに関
し、特にＭＯ８ＦＦ！Ｔにエフ構成さｎたＥ！ＦＲＯＭ
装置に適し九センスアンプに関する。

本発明に先立って、メモリ素子の共通ピント巌における
電位父化丁なわち記憶データ出力のハイレベルとロウレ
ベルとの電位変化を少なくさせることによって、読出し
の高速化を図ったＫＰＲＯＭ装置用のセンスアンプ（第
１図）が本出頼人において提案式ｎている。

しかしながら、第１図のようなセンスアンプにあっては
、直列接続された２個のデプレンションモードのＭＯ８
ＦｆｆｉＴＱ、、とＱ黛とからなるリファランス電源２
の延圧がダミーメモリｔ−Ｆ’ｌａのケート端子に供給
されることにエリ、読み出さｎたデータのハイレベルの
電圧ｖＨとロウレベルノ奄圧ｖＬのほぼ中間のレベルの
基準延圧Ｖｒｅｆが、ノードａ［発ＢＥ芒ｎるようにさ
れていた。

そのため、電源電圧Ｖ。０が変動すると、ダミーメモリ
素子Ｆｄのゲート端子に印加される電圧が変化されるが
、基準延圧ｖｒ’６ｆの電源依存性が、第２図実線Ａの
ごとく、メモリの出力（読出レイｇ号）の菫、―依存性
と一致しなくなり、センスアンプの動作マージンが小さ
く、また雑音に対しても弱いという欠点があった。また
、第１図の回路でに、リファランスｔ＠２や読み出し側
と対称的に設けられたＭＯ８ＦＦｆＴＱ１　　、Ｑ４　
　ｌＱｌ　ｌＣ常時貫通回流が流さ几るＬうにさして込
るため、消費電流も大さくなるという問題点があった。

そこでこの発明Ｑ、ＨＦ　ＲＯＭ装置用のセンスアンプ
において、発生される基準電圧のＷＬ＃依存性が読出し
信号のａ！依存性と同じ傾向を持つようＶＣδせて動作
マージンを大きくシ、かつ雑音に対して強くするととも
に、消費電流を減少させることを目的とする。

以下図面に基ついてこの発明全説明する。

第３図は本発明に係るセンスアンプ′ｆｃ′７にするＥ
ＦＲＯＭ装置の概略Ｗｌ成を示す回路である。

図において、３は複数個のメモリ素子が向えば１２８行
ＸＬ６列のマＩ−リンクス状に配設式れてなるメモリア
レイである。１向々のメモリ素子は、フローティングゲ
ート電極およびコントロールゲー）ＴＩ！極を持つＦＡ
ＭＯ８で栴威されている。

メモリアレイ３内の各メモリ素子は、同一行に配置され
ているもののコントロールゲートが、それぞγＬ同一の
ワード線Ｗｔ　　、Ｗｌ　　、・・・・・・に共通に接
続芒ｎている。また、同−夕１」に配置さｎたメモリ素
子のドレインはそれぞれ同一のデータ線Ｄｔ。

Ｄｉ　、・・・・・・に共通に接続されている。

上記データｔｊｌＤｔ　　、Ｄｉ　　、・・・・・・に
は、各データ線を共通データ線ＯＤＫ接続させるための
スイッチＭＯＳ　ＦＥＴ　ｓｉ　　、Ｓ、、−・団・が
設けらｎている。

４１”［Ｘデコーダ回路で、このＸデコーダ回路４に、
ｃつて、アドレス信号Ａｏ〜Ａ６に対応された１つのワ
ード線に選択レベルのワード線駆動信号が供給δれる。

また、５はＸデコーダ回路で、このＹデ）ダ回路５によ
って、上記スイッチＭＯ８ＦＥＴＳ、、ｓ、、・・・・
・・のうちアドレス信号Ａ７〜ＡｔＯに対応８′ｎた１
つがオン状態にでれる。すると、オン状態にδｎだスイ
ッチＭＯＥＩＦＦｉＴｉ弁して、データ線Ｄｔ　　ｌ　
Ｄｘ　　＋・・・・・・のうも１本が共通データ線ＣＤ
に結合されて選択さｎる。

６ｒＸ、メモリアレイ３の一側に設けらｎた基準電圧発
生回路で、この基準電圧発生回路６はデータｆＩＭＤＩ
　、Ｄｉ　、・・・・・・と並列に配設されたダミーデ
ータ線Ｄｄと、このダミーデータ？ｆＭＤａに上Ｈじデ
ータ線Ｄｔ　　ｒ　Ｄｉ　　、・・・・・・上のメモリ
素子と対応して２個ずつ設けらｎたダミーメモリ素子列
とをＭする。

上記Ｙデコーダ回路５によって、データ鞠りしＤｉ　、
・・・・・・のうち１本が選択嘔扛ると、同時にダミー
データ線Ｄｄ上に設けらｎたスイッチＭＯ８ＦＥＴＳｄ
がオンさｎ、て、基準電圧発生回路６からの基準電圧ｖ
ｒ１３ｆが発生され、メモリアレイ３からの読出し信号
とともに差動アンプｌに供給され、その差■圧が増幅ち
ｎて出力さｎるようにさｎている。

第４図Ｋに、上記基準電圧発生回路６の具体的な回路例
が、メモリアレイ３内から一本たけ取りｍ１ｎたデータ
線Ｄ　ｔ　ｎとともに水石ｎ、ている。

区１面からも分かるように、ダミーデータ線Ｄｄに沿っ
てメモリアレイ３１！ｌのメモリ素子Ｍｎｔ　’Ｍｎ２
　’・・・・・・Ｍｎｌ１１と並列に、直列接続さｎた
ダミーメモリ素子Ｆ　　　＋　　　’　　、　　ｄａ　
　Ｆ１１１ｔ’　＋・・・・・・（１１’６鳳　　　；
　Ｆ　　　　・ ＦｃＬｍ、Ｆａｍ′が設けらｎている。上記ダミーメモ
リ素子Ｆ　　　、Ｆ　　　、・・・・・・ＦＩｉ□のド
レインｗＬ極はｄｌ　　　　　　ｄｌ ダミーデータｉＤｄに接続さｎている。また、ダミーメ
モリ素子Ｆ　　’、Ｆ　　’、・・・・・・ＦｅＬｍ′
のソーｄ１　　　　　　（１ｍ スｍｅは接地電位に接続てれている。そして、各対のダ
ミーメモＩＪ　％子Ｆ、？’：・・・・・・のケー（１
１（ｌ皇 ト亀Ｊｊ＃にメモリアレイ内の各ワード＋１１！！Ｗ皿
　、Ｗ２゜・・・・・・に共通に接続されている。

上記ダミーデータ線Ｄｄの一端ハ、メモリアレイ３内の
各データ線と同僚にＭＯ８ＦＩ！１ＴＱｄ、。

Ｑｄ２ヲ介して回路の接地点に接続可能にさｎている。

また、ダミーデータ線Ｄｄの曲端は、ＭＯＢＦＩＴＱ、
ＢｅＬとＱｄ４？ｆ−介して、差動アンプ１を構成する
差動ＭＯ８ＩＦＪ！！ＴＱ目のケート端子に接続可能に
されている。曲刃のＭｕＪＭ　ＯＳ　Ｆ　［Ｔ　Ｑ目の
ゲート端子にはメモリアレイ側の共通データ線ＣＤが襞
絖芒ｎている。

さらに、ダミーデータ線Ｄ（１お工び共通データー〇Ｄ
ＶＣに、電源電圧Ｖ。０との間にプリチャージ用のＭＯ
Ｓ　Ｆ　ＦｆＴ　ＱｄｉとＱｎｓ　がそルぞれ接続され
ている。

メモリアレイ側の各データ＠　Ｄ　ｎには、ダミーデー
タ線Ｄ（ｌ上のＭ　ＯＳ　Ｆ　Ｋ　Ｔ　Ｑｄ１　、Ｑｄ
！　。

Ｑ８ａ並列に、Ｍ　ＯＥ　Ｆ　Ｆｉ　Ｔ　Ｑｒｌｌ　＋
　Ｑｎ２　＋　Ｑ６ｎが設けらｎ、１だ共通データ線Ｏ
ＤにはＭＯ８ＦＥＴＱｄ４に対応するＭＯ８ＦＥＴＱｎ
、が設けらｎている。こ扛によって、ダミーデータｉｉ
ｉ！ｉ！Ｄｄ側に接続さｎているダミーメモリ素子が２
個である点を除き、メモリアレイ内のデータ線が１本た
け選択さ扛た状態では、差動アンプ１を挾んで全く対称
的な回路となるように構成さ扛ている。

上記Ｍ０８　Ｆ　ＩＴ　Ｑ８ｎとＱ８ｄは、Ｘデコーダ
５によってオン、オフ制御さｎるスイツチである。

メモリアレイ側のＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ８ｎはＹデ
コーダＶＣよって、アドレス信号に対応して一つだけオ
ン状態にされて、選択嘔ｎたデータ線Ｄｎが共通データ
線ＣＤに結合される。一方、ＭＯ８ＰＥＴＱ８ｄニメモ
リアレイ側のいずｎかのデータ線上のＭ　０８　Ｆ　Ｋ
　Ｔ　Ｑ６ｎがオン芒几ると必ず同時にオン状態にさｎ
、６ようにさｎている。つ１す、基準電圧発生回路６と
差動アンプｔＦＸ、複数１−（実施列では１６１固）の
データ線に対して一つずつ設けられている。

なお、上記ＭＯ８ＦＦ！ＴＱ　　、Ｑ　　　はディス（
１１旧 チャージ用のＭＯ８ＦＦ！Ｔで、ＭＯ８ＦＫＴＱ、８ｄ
。

ＱＥＩｎがオンされる前に一時的にオン状態に１几るこ
とにより、データ線上の電荷を引き抜いてレベル全確定
する。ＭＯ８ＰＦｉＴＱｄ１とＱｄ４およびこれに対応
するＭ　ＯＳ　Ｆ　Ｋ　Ｔ　Ｑｎ２とＱｎ、　ｉ、カッ
ト用ＭＯ８ＦＨｔＴで、メモリ読出し時にはオン状態に
芒れており、薔込みに際して読出し時のレベルよりもか
なＱ大きな電圧がデータ線に供給δれるときにカントオ
フさｎて、差動アンプｌへ過度の電圧が印加δルないよ
うにする。

次に上記回路におけるメモリの胱出し動作を説明する。

読出し時ＶＣ，ハ、メモリアレイ３内の各データ線上の
ＭＯＳ　ＦＥＴ　Ｑｎ２　、Ｑｎ４　と、ダミーデータ
線り、１上のＭＯ８ＦＥＴＱ　　　、Ｑ　　はオｄｌ　
　　　　ｄ４ ン状態にさｎる。

ワード線とデータ線が駆動さ扛る前に、先ずディスチャ
ージ川のＭＯ８ＦＥＴＱｎ、とＱｄＬがオンδ扛て、デ
ータ線Ｄｎおよびダミーデータ＆Ｄａのｍ、ｇが引き抜
かｎてグランドレベルにサルル。

次に、プリチャージ用のＭＯ８ＦＥＴＱｎ、とＱ、。、
がオンさｎて、データ線Ｄｎおよびダミーデータ［１）
ｄがプリチャージさｎる。

続いて、Ｘデコーダ５に工ってスイ゛ンチＭＯ８ＦｚＴ
Ｑ６ｎ（ｓ、〜Ｓｎ）のうち一つがオンさｎて、アドレ
ス毎号に対応する一本のデータ線が選択ブれて共通デー
タ線０ＤＶｃ接続される。このとき、Ｍ０８ＦＥＴＱ８
□もＸデコーダ５によってオン芒ｎ１ダミーデータ１ｌ
１３１　Ｄ　ｄと差動アンプ１とが接続さｎる。’Ｅ７
１Ｃ，Ｘデコーダ４によって一本のワード線に選択レベ
ル（＋５Ｖ）のワード線駆動信号が供給される。これに
よって、選択レベルにされたワード線とデータ線の交点
に位置するメモリ素子が選択されたことになる。

選択さｔ″ＬｆｃＬｆｃメモリ素子−ティングゲートに
注入δｎた情報電荷量によってワード線駆動信号の選択
レベルよりも高いしきい値電圧か、ｌたは低いしきい値
電圧葡持つようにされている。

ｌた、ダミーデータ耐Ｄｄ側のダミーメモリ素子σ丁べ
て消去状態た芒ｎて、低いしきい値電圧ゲ持つようにさ
ｎており、ワード線駆動信号に１って、−組のダミーメ
モリ素子がオン状態［３れる。

選択さｎたメモリアレイ内のメモリ素子が消去状態にさ
れていると、低いしきい値電圧を待つように芒ｎるため
、オン状態にさルる。すると、差動アンプ１のＭＯ８Ｆ
ＥＴＱ目には、選択１几たメモリ素子（ＦＡＭＯ８）と
プリチャージ用ＭＯ８Ｆ　Ｅ　Ｔ　Ｑｎｓとのオン抵抗
の比によって決する工うな電圧が胱出し信号として供給
さｎる。一方、ダミーデータ線Ｄｄｌｌｌｌの差動ＭＯ
８ＦＥＴＱ、、には、ダミーメモリ素子とプリチャージ
Ｍ　ＯＳ　Ｆ　、１！１ＴＱｄ５とのオン抵抗の比によ
って決する工うな基準延圧ｖｒ８ｆか発生さｎて供給さ
ｎる。

しかして、ダミーデータ線側に、２個のＦＡＭＯ８か直
列接続さｎてなるので、オン抵抗は１個のＦＡＭＯ８か
接続さｎているメモリアレイ側に比べて大きくなる。そ
のため、メモリ読出し信号のレベルは、ダミーデータ線
側ｊの基＄電圧ｖｒｏｆよりも小感くなり、この電圧器
が差動アンプＩＩＣより増幅される。

一方、選択さ江たメモリ素子が書込み状態にさｎている
と、尚いしきい値を持つ工うにされるため、ワード曜駆
動信号の選択レベルによってもオンδれるＣとはない。

そのため、共通データ線ＯＤとプリチャージＭ　ＯＳ　
Ｆ　Ｋ　Ｔ　ｃｔｄ、との接続ノードｂの回位は、電源
°電圧Ｖ。ｏｖｃ近いレベルにされ、基準電圧ｖｒｅｆ
、ｃりも高い電圧が読出し信号として差動アンプｌに供
給さルセンスされる。

つ１す、この実施的の回路では、選択さ几たメモリ素子
とタミーメモリ素子によるデータ線のレベルの引抜き量
の差に工って続出し信号葡センスする工うにされている
。

ｉｔ図のセンスアンプでは、メモリアレイ側と非対称な
りファランス篭酋２が設けられ、このリファランスｉｌ
Ｌ源２の電圧によってタミーメモリ素子ｉｒｄのＸ流引
抜＠電が制御さｎるようにされてｂるため、基４電圧Ｖ
、。１の電源依存性とメモリアレイ側の続出し信号の電
源依存性ケバランスさせるのが極めて難かしい。

Ｃれに対し、上記実施的の回路では、ダミーメモリ素子
には＋５ｖの安定した藺、圧が供給さ江、また、メモリ
アレイ内の選択された一本のデータ線と略対称的な回路
によって基準電圧ｖｒ６ｆが発生δｎ、るように式れて
Ａる。そのため、基準延圧ｖｒ６ｆの電源依存性が、第
２１破１１５１Ａ’のように、読出し信号ｖ８とｖＩ、
の電源依存性と同じような軸回金持つようにされる。

その結果、センスアンプの動作マージンが大きくなり、
センス能力が向上さｎる。’Ｅ７ｔ、メモリアレイへの
雑音が基準電圧発生回路にも同じようにのるようになる
ため、差動アンプ１の入力信号において同相成分となり
、雑音にも強くなる。

しかも、基準電圧発生回路にはスイッチＭＯ８Ｆ　Ｉ　
Ｔ　Ｑｓｄがオンさｎたときにのみ電流か流ちれ、スタ
ンバイ時ＶＣにＩＩＬ流が流δれなくなるため、回路全
体の消費電流も減少さｎるという効来がおる。

【図面の簡単な説明】

第１図は従来のＢＦＲＯＭ装置用センスアンプの一列會
示す回路図、 第２図は基準電圧と読出し債号のＩＩ諒依存性全示すグ
ラフ、 第３図は本発明を適用したｌＰＲＯＭ装置の析略構成を
示すブロック図、 第４図は本発明に係るセンスアンプの一実施一會示す回
路図でるる。 ｌ・・・差動アンプ、３・・・メモリアレイ、６・・・
基準電、圧発生回路、Ｄｄ・・・ダミーデータ４１　　
Ｆｌｉ、　。 Ｆｄ、’　＋、　ｐ　　　、　Ｆ　　’　；　’ｄｍ　
、’ｄｍ’　”’ダミーメ（１！　　　　　ｄｌ モリ素子。 第　　Ｉ　　Ｖ 第　　２　図 ７乙七乙

Claims (1)

【特許請求の範囲】
1. １、　　？ｌ数個の不揮発性メモリ素子がマトリックス
   状に配設されてなるメモリアレイ金偏えたＦＩＦＲＯＭ
   ｉ置において、上記メモリアレイ内のデータ線と並列に
   配設されたダミーデータ線と、このダミーデータ線に接
   続さｎｌ　ワード線駆動信号によってオン、オフ制御さ
   几る複数組のダミーメモリ素子列とからなり、メモリ読
   出し信号の中間レベルの延圧がダミーデータ線上に発生
   されるようにさｎた基準電圧発生回路を備えてなること
   Ｌ［徴とするＦｉＦＲＯＭ装置用センスアンプ。