JPS5968944A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS5968944A JPS5968944A JP57178358A JP17835882A JPS5968944A JP S5968944 A JPS5968944 A JP S5968944A JP 57178358 A JP57178358 A JP 57178358A JP 17835882 A JP17835882 A JP 17835882A JP S5968944 A JPS5968944 A JP S5968944A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- cell
- basic cell
- gate array
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体集積回路装置、竹に多品種少量生産品
のＬＳＩ化に適するセミカスタムＬＳＩ、換言すればゲ
ートアレイＬＳＩに関し、特に几Ａμレジスタなどの記
憶回路に好適な高集積ゲートアレイを対象とする。
のＬＳＩ化に適するセミカスタムＬＳＩ、換言すればゲ
ートアレイＬＳＩに関し、特に几Ａμレジスタなどの記
憶回路に好適な高集積ゲートアレイを対象とする。
マスクスライスＬＳＩとは、ＬＳＩを製造する時に用い
る１０数枚のマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩを製造するものである。
る１０数枚のマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成して所望の電気回路動作を有す
るＬＳＩを製造するものである。
従来のマスクスライスＬＳＩの構成を第１図に示す。Ｌ
ＳＩチンプ１は、その外周にボンディングバットおよび
入出力回路領域５を持ち、内部にはトランジスタ等の素
子から成る基本セル２をＸ軸方向に配列した基本セル列
３を配線領域４をはさんで繰返し配置した構成を採って
いる。所望の電気回路動作を得るために、隣接した基本
セル２を１個あるいは数個結線してＮＡＮＤゲートや７
リツプ７０ツブ等の論理ゲートを形成する。そして複数
個の基本セル２で形成した各種論理ゲート間を論理図に
従って結線することによって１つのＬＳＩを形成する。
ＳＩチンプ１は、その外周にボンディングバットおよび
入出力回路領域５を持ち、内部にはトランジスタ等の素
子から成る基本セル２をＸ軸方向に配列した基本セル列
３を配線領域４をはさんで繰返し配置した構成を採って
いる。所望の電気回路動作を得るために、隣接した基本
セル２を１個あるいは数個結線してＮＡＮＤゲートや７
リツプ７０ツブ等の論理ゲートを形成する。そして複数
個の基本セル２で形成した各種論理ゲート間を論理図に
従って結線することによって１つのＬＳＩを形成する。
第２図に基本セル２の平面図を示す１．基本セル２は、
Ｐ形ＭＯ８）ランジスタのソースあるいはドレインとな
るＰ＋形領領域６Ｎ形ＭＯ８）ランジスタのソースある
いはドレインとなるＮ＋形領領域７Ｎ＋形領領域７形成
するためにＮ形基板内に形成されるＰ−ＷＥＬＬ領域１
２、Ｐ及びＮ形ＭＯ８）ランジスタで共有する２本のポ
リｓｉゲート血極８、両トランジスタに電源を供給する
Ｖ ｃ ｃ 電源線１０、ＧＮＤ電源線１１、ソースあ
るいはドレインとなるＰ＋、Ｎ＋＋散層６，７とＡ７配
線（図示せず）とを接続するだめのコンタクト孔９及び
ゲート電極８とＡｔ配線とを接続するだめのコンタクト
孔９′から構成されている。
Ｐ形ＭＯ８）ランジスタのソースあるいはドレインとな
るＰ＋形領領域６Ｎ形ＭＯ８）ランジスタのソースある
いはドレインとなるＮ＋形領領域７Ｎ＋形領領域７形成
するためにＮ形基板内に形成されるＰ−ＷＥＬＬ領域１
２、Ｐ及びＮ形ＭＯ８）ランジスタで共有する２本のポ
リｓｉゲート血極８、両トランジスタに電源を供給する
Ｖ ｃ ｃ 電源線１０、ＧＮＤ電源線１１、ソースあ
るいはドレインとなるＰ＋、Ｎ＋＋散層６，７とＡ７配
線（図示せず）とを接続するだめのコンタクト孔９及び
ゲート電極８とＡｔ配線とを接続するだめのコンタクト
孔９′から構成されている。
第３図（褐は基本セル２のＡ −Ａ’断面構造、第３図
（ｂ）は、配線領域４及び配線層の構造を展開して示し
たものである。第２図と同一符号は同−物及び相描物を
示す。Ｎ形基板２ｏの一方の表面側にトランジスタ等の
素子が形成される。フィールド酸化膜２１は基板２０の
一方の表面上に存在し、１μｍ程度の膜厚である。トラ
ンジスタのゲート電極８の下にはゲート酸化膜３１があ
り、膜厚は５００〜１０００人である。ゲート電極８等
を構成するポリＳｉ配線の上には絶縁膜２２があシ、こ
の上にＡ４で長手方向をセル列と平行に電源配線ｉｏ、
１１やＡ４配、ｗ２５及び２６等の第１配線が形成され
る。ポ＋Ｊ ８ ｉ配線層いは拡散層６．７と第１配線
とを接続する必要のある時は絶縁膜２２にコンタクト孔
９．９′を開ける。第１配線層上には絶縁膜２３が、更
にその上に長手方向がセル列と＠某するようにＡｔの第
２配線２９゜３０がそれぞれ形成されている。第１配線
と第２配線とを接続する必要のある時には絶縁膜２３に
コンタクト孔２８を開ける。最上層には絶縁膜２４があ
シトランジスタ、配線を保護している。
（ｂ）は、配線領域４及び配線層の構造を展開して示し
たものである。第２図と同一符号は同−物及び相描物を
示す。Ｎ形基板２ｏの一方の表面側にトランジスタ等の
素子が形成される。フィールド酸化膜２１は基板２０の
一方の表面上に存在し、１μｍ程度の膜厚である。トラ
ンジスタのゲート電極８の下にはゲート酸化膜３１があ
り、膜厚は５００〜１０００人である。ゲート電極８等
を構成するポリＳｉ配線の上には絶縁膜２２があシ、こ
の上にＡ４で長手方向をセル列と平行に電源配線ｉｏ、
１１やＡ４配、ｗ２５及び２６等の第１配線が形成され
る。ポ＋Ｊ ８ ｉ配線層いは拡散層６．７と第１配線
とを接続する必要のある時は絶縁膜２２にコンタクト孔
９．９′を開ける。第１配線層上には絶縁膜２３が、更
にその上に長手方向がセル列と＠某するようにＡｔの第
２配線２９゜３０がそれぞれ形成されている。第１配線
と第２配線とを接続する必要のある時には絶縁膜２３に
コンタクト孔２８を開ける。最上層には絶縁膜２４があ
シトランジスタ、配線を保護している。
通常のゲートアレイＬＳＩでは第１配線、第２配線両者
を接続するために必要な部分にコンタクト孔２８を設け
た絶縁膜２３を、マスクを変更することにより品種毎に
変えて所望のＬＳＩを得る。
を接続するために必要な部分にコンタクト孔２８を設け
た絶縁膜２３を、マスクを変更することにより品種毎に
変えて所望のＬＳＩを得る。
また、第１配線とポリＳｉ配線、拡散層を接続するため
に必要な部分にコンタクト孔９，９′を設けた絶縁［２
２も変えている例もある。
に必要な部分にコンタクト孔９，９′を設けた絶縁［２
２も変えている例もある。
この様々従来のマスタスライス方式では、各配線の通る
領域を固定するだけでなく、各配線間のコンタクト孔の
位置も一定の間隔で固定していた。
領域を固定するだけでなく、各配線間のコンタクト孔の
位置も一定の間隔で固定していた。
す彦わち、ＬＳＩの集積密度を低下させないためにはコ
ンタクト孔の間隔をできるだけつめることが望ましい。
ンタクト孔の間隔をできるだけつめることが望ましい。
ところで、第３図（ａ）に示される様に、拡散領域６と
フィールド酸化膜２１との境界及びボＩＪＳｉ電極８の
端部には段差が生じ、この部分にコンタクト孔９，２８
を設けると、配線の断線が生じやすくなる。特に、拡散
領域６とフィールド酸化膜２１との境界の段差は太きい
ため、総てのコンタクト孔の間隔は、この段差の大きさ
によって決められておシ、集積密度を低下させ、配線設
計を困難にさせていた。
フィールド酸化膜２１との境界及びボＩＪＳｉ電極８の
端部には段差が生じ、この部分にコンタクト孔９，２８
を設けると、配線の断線が生じやすくなる。特に、拡散
領域６とフィールド酸化膜２１との境界の段差は太きい
ため、総てのコンタクト孔の間隔は、この段差の大きさ
によって決められておシ、集積密度を低下させ、配線設
計を困難にさせていた。
本発明の目的は、素子と配線領域を無駄にすることなく
各種回路を高集積に構成できるゲートアレイＬＳＩに適
した半導体集積回路装置を提供するにある。
各種回路を高集積に構成できるゲートアレイＬＳＩに適
した半導体集積回路装置を提供するにある。
本発明の特徴とする所は、任意の基本セル列に隣接した
配線チャンネル上に所望の回路素子を所望数形成し、該
回路素子のマクロセル内配線用コンタクト孔を、該基本
セル列内に配置するようにし、さらに、該回路素子上で
第１ Ｊｍ Ａ ｔと第２層Ａ４接続用コンタクト孔を
打てる場所を指示する格子点のピンチ幅を、場所によっ
て変えた点にある。
配線チャンネル上に所望の回路素子を所望数形成し、該
回路素子のマクロセル内配線用コンタクト孔を、該基本
セル列内に配置するようにし、さらに、該回路素子上で
第１ Ｊｍ Ａ ｔと第２層Ａ４接続用コンタクト孔を
打てる場所を指示する格子点のピンチ幅を、場所によっ
て変えた点にある。
配線チャンネル領域下の回路素子（以後、埋込素子と略
す）のコンタクト孔を基本セル内に配置することで素子
の上も配線領域として使うことが可能となった（本願で
の説明ではカスタムマスクは第１ Ｗｔ Ａ ｔからと
するが、これに限らず第１層Ａｔと、ポリＳｉ及び拡散
層との接続用コンタクト孔マスクからをカスタムマスク
とする場合にも効果が期待できる）。
す）のコンタクト孔を基本セル内に配置することで素子
の上も配線領域として使うことが可能となった（本願で
の説明ではカスタムマスクは第１ Ｗｔ Ａ ｔからと
するが、これに限らず第１層Ａｔと、ポリＳｉ及び拡散
層との接続用コンタクト孔マスクからをカスタムマスク
とする場合にも効果が期待できる）。
埋込素子上では第３図からも分かるように段差があるた
め、Ａｔ１とＡｔ２接続用コンタクト孔は通常、拡散層
境界、ポリＳｉ境界からある距離だけ離して配置する心
安がある。したがって、その該当場所ではピッチ幅を大
きくすれば、格子点上では制限なく該コンタクト孔が打
てるようにでき、ｌ） Ａ （］）ｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ ）による自動配線に支障をきたすこと
はない。
め、Ａｔ１とＡｔ２接続用コンタクト孔は通常、拡散層
境界、ポリＳｉ境界からある距離だけ離して配置する心
安がある。したがって、その該当場所ではピッチ幅を大
きくすれば、格子点上では制限なく該コンタクト孔が打
てるようにでき、ｌ） Ａ （］）ｅｓｉｇｎ Ａｕｔ
ｏｍａｔｉｏｎ ）による自動配線に支障をきたすこと
はない。
本発明の他の特徴は以下の実施例の説明から明らかとな
ろう。
ろう。
次に本発明の一実施例を第４図に示す。半導体基板の一
方の主面側に２対のＰ形とＮ形ＭＯＳトランジスタそれ
ぞれｇｏ、ｓｉで′構成された基本セル２がＸ軸方向に
多数個並設して構成された基本セル列３をｙ軸方向に所
定間隔を有して複数個並設して構成している。そして各
基本セル列３間（チャンネル領域４）に各基本セル２あ
た９２ケのＰＭＯ８）ランジスタ８２及びＰＭＯ８）ラ
ンジスタ８３を形成している。配線チャンネル４は埋込
索子領域８４とフィールド酸化膜上領域８５から成る。
方の主面側に２対のＰ形とＮ形ＭＯＳトランジスタそれ
ぞれｇｏ、ｓｉで′構成された基本セル２がＸ軸方向に
多数個並設して構成された基本セル列３をｙ軸方向に所
定間隔を有して複数個並設して構成している。そして各
基本セル列３間（チャンネル領域４）に各基本セル２あ
た９２ケのＰＭＯ８）ランジスタ８２及びＰＭＯ８）ラ
ンジスタ８３を形成している。配線チャンネル４は埋込
索子領域８４とフィールド酸化膜上領域８５から成る。
第５図に基本セル２と埋込素子８０．８１の平面パター
ンを示す。ここで第２図と同じものは同一記号で示す。
ンを示す。ここで第２図と同じものは同一記号で示す。
コンタクト孔のピッチスケールは下側（Ｘ軸方向）、及
び左側（Ｙ軸方向）に示しである。通常Ｘ、Ｙ軸方向ピ
ッチ幅はそれぞれ均一であるが、埋込素子ｓｏ、ｓｉの
拡散層６′７′の境界に又がる所ＰＡ、ＰＢではＹ軸方
向ピッチ幅を大きくしてコンタクト禁止点をなくしてい
る。本実施例では基本セル２の矢印で示した所までがセ
ル境界で、埋込素子上配線はｃ ｈ １ 。
び左側（Ｙ軸方向）に示しである。通常Ｘ、Ｙ軸方向ピ
ッチ幅はそれぞれ均一であるが、埋込素子ｓｏ、ｓｉの
拡散層６′７′の境界に又がる所ＰＡ、ＰＢではＹ軸方
向ピッチ幅を大きくしてコンタクト禁止点をなくしてい
る。本実施例では基本セル２の矢印で示した所までがセ
ル境界で、埋込素子上配線はｃ ｈ １ 。
ｃｈ２．ｃｈ３．ｃｈ４の４本である。本実施例では埋
込素子のトランジスタサイズは基本セル２内のＰＭＯ８
）ランジスク８０及びＮＭＯ８）ランジスタ８１のサイ
ズと同じであるが、何もこれに限らずトランジスタ８０
．８１のサイズをもつと大きくして埋込素子上配線の効
果を出すごともできる。この場合、埋込素子を組合わせ
て形成するゲートのスピードは早くできる利点がある。
込素子のトランジスタサイズは基本セル２内のＰＭＯ８
）ランジスク８０及びＮＭＯ８）ランジスタ８１のサイ
ズと同じであるが、何もこれに限らずトランジスタ８０
．８１のサイズをもつと大きくして埋込素子上配線の効
果を出すごともできる。この場合、埋込素子を組合わせ
て形成するゲートのスピードは早くできる利点がある。
以上の説明かられかるように、埋込素子はセルサイズの
大きさにそれほど影響はなく、むしろ埋込素子と基本セ
ル内トランジスタｓｏ、ｓｉを組１合わせてＲＡＭ、レ
ジスタ類が非常に効率よく実装できる。また、基本セル
１個で２ＮＡＮＤゲートが２個構成でき、スピードの要
求される場合のみ該ゲートを２個並列接続して使うよう
にすれば、通常のゲートに対しても実効的実装密度を上
げることができる。
大きさにそれほど影響はなく、むしろ埋込素子と基本セ
ル内トランジスタｓｏ、ｓｉを組１合わせてＲＡＭ、レ
ジスタ類が非常に効率よく実装できる。また、基本セル
１個で２ＮＡＮＤゲートが２個構成でき、スピードの要
求される場合のみ該ゲートを２個並列接続して使うよう
にすれば、通常のゲートに対しても実効的実装密度を上
げることができる。
前者のレジスタ類のマイクロセルを第６図に、後者の２
人力ＮＡＮＤのそれを第７図に示す。
人力ＮＡＮＤのそれを第７図に示す。
第６図は）もＡＭ１ビットのマイクロブロックセルを示
す。第６図（ａ）はシンボル図、第６図（ｂ）は結線図
である。
す。第６図（ａ）はシンボル図、第６図（ｂ）は結線図
である。
１ビツトセルはフリップフロップを形成するクロックド
インバータ５１、インバータ５２それにＮＭＯ８）ラン
ジスタフ０から成る。信号５９はデータバスラインのピ
ット信号である。書込みはクロックゲート５１をｌ（ｉ
ｇ ｈインピーダンス状態、リードライト選択信号５
６′をＨｉ ｇ １ルベルにして、入力ＮＭＯ８）ラン
ジスタフ０をオン状態にして行なう。読出しは、クロッ
クドインバータ５１をオン状態の′１ま、リードライト
選択信号５６′をＨ１ｇｌルベルにすることによりＮＭ
Ｏ８）ランシスタフ０をオン状態にして信号６５０反転
反転管パスライン５９に転送する。
インバータ５１、インバータ５２それにＮＭＯ８）ラン
ジスタフ０から成る。信号５９はデータバスラインのピ
ット信号である。書込みはクロックゲート５１をｌ（ｉ
ｇ ｈインピーダンス状態、リードライト選択信号５
６′をＨｉ ｇ １ルベルにして、入力ＮＭＯ８）ラン
ジスタフ０をオン状態にして行なう。読出しは、クロッ
クドインバータ５１をオン状態の′１ま、リードライト
選択信号５６′をＨ１ｇｌルベルにすることによりＮＭ
Ｏ８）ランシスタフ０をオン状態にして信号６５０反転
反転管パスライン５９に転送する。
第６図に於いて、１ビツトは１基本セルで構成される。
入力ＮＭＯ８）ランクそ夕には埋込素子８３、クロック
ドインバータ５１の出力端子側ＮＭＯ８トランジスタ、
ＰＭＯ８）−ｙンジスタはそれぞれ埋込素子８３．８２
が使われ、他の構成トランジスタは基本セル２内のもの
が使われる。太い実線は第１ Ｊ６ Ａ ｔである。コ
ンタクト孔９，９′はセル内配線用として使われ、二点
鎖線の第２層Ａｔも２９で示すようにセル内配線として
使う。
ドインバータ５１の出力端子側ＮＭＯ８トランジスタ、
ＰＭＯ８）−ｙンジスタはそれぞれ埋込素子８３．８２
が使われ、他の構成トランジスタは基本セル２内のもの
が使われる。太い実線は第１ Ｊ６ Ａ ｔである。コ
ンタクト孔９，９′はセル内配線用として使われ、二点
鎖線の第２層Ａｔも２９で示すようにセル内配線として
使う。
コントロール信号５５．５６及びリードライト選択信号
５６′はコンタクト孔２８を介してＹ軸方向に走る第２
層Ａｔに接続されてマクロブロックセル境界まで出され
る。第６図ではこれらの第２ Ｗｊｌ Ａ ｔは簡略化
のため省略しである。したがって、ビットライン５９の
みが第１層Ａｔで端子から出力され、他の端子はすべて
第２層Ａｔによる等電位面端子となるので、マイクロブ
ロック間配線が非常に容易である。
５６′はコンタクト孔２８を介してＹ軸方向に走る第２
層Ａｔに接続されてマクロブロックセル境界まで出され
る。第６図ではこれらの第２ Ｗｊｌ Ａ ｔは簡略化
のため省略しである。したがって、ビットライン５９の
みが第１層Ａｔで端子から出力され、他の端子はすべて
第２層Ａｔによる等電位面端子となるので、マイクロブ
ロック間配線が非常に容易である。
従来ではＲＡＭ１ビツトあた。！１１１２．５セル敬し
ていたのが、本実施例では１セルと小型になる。
ていたのが、本実施例では１セルと小型になる。
第７図は２人力ＮＡＮＤゲート（以後２ＮＡＮＤと略す
）のマイクロブロックセルを示す。第７図（ａ）はシン
ボル図、第７図０））は結線図である。前出と同一物は
同一記号を付ける。本マイクロブロックセルは入力Ｉｌ
ｌ、１１２及び出力０１を持ってＮＡＮ’Ｄ ９０、入
力Ｉ２１．Ｉ２２及び出０２を持つ２ＮＡＮＤ９１から
成シ、入力１２１．Ｉ２２と出力０２は等電位面出力と
なっている。入力■２１゜Ｉ２２はコンタクト孔２８を
介して埋込素子８２゜８３のゲート′電極同志が第２層
Ａｔで接続されているが、第７図では簡略化のため省略
した。入出力端子はすべて第２層Ａ７で取出される。
）のマイクロブロックセルを示す。第７図（ａ）はシン
ボル図、第７図０））は結線図である。前出と同一物は
同一記号を付ける。本マイクロブロックセルは入力Ｉｌ
ｌ、１１２及び出力０１を持ってＮＡＮ’Ｄ ９０、入
力Ｉ２１．Ｉ２２及び出０２を持つ２ＮＡＮＤ９１から
成シ、入力１２１．Ｉ２２と出力０２は等電位面出力と
なっている。入力■２１゜Ｉ２２はコンタクト孔２８を
介して埋込素子８２゜８３のゲート′電極同志が第２層
Ａｔで接続されているが、第７図では簡略化のため省略
した。入出力端子はすべて第２層Ａ７で取出される。
本実施例では１基本セルに２ＮＡＮＤが２個入り、集積
度が上る。また、スピードが要求されるゲートは該２Ｎ
ＡＮＤを並列に接続すればよい。さらに、シフトレジス
タやカウンタなどのような大きなマイクロブロックセル
では大きな効果が期待できる。
度が上る。また、スピードが要求されるゲートは該２Ｎ
ＡＮＤを並列に接続すればよい。さらに、シフトレジス
タやカウンタなどのような大きなマイクロブロックセル
では大きな効果が期待できる。
第８図に他の基本セル２の実施例を示す。基本セル２内
にＮＭＯ８）ランジスタ８３′が追加されだ点以外は第
８図の実施例と同じである。この例では、ＮＭＯＳトラ
ンジスタ８３′はトランジスタサイズが小さく、ＮＭＯ
Ｓトランジスタ８３は大きく設計されており、トランス
ファゲートとして用途に応じて２種類のサイズのＮＭＯ
８）ランジスタが使える特徴がある。
にＮＭＯ８）ランジスタ８３′が追加されだ点以外は第
８図の実施例と同じである。この例では、ＮＭＯＳトラ
ンジスタ８３′はトランジスタサイズが小さく、ＮＭＯ
Ｓトランジスタ８３は大きく設計されており、トランス
ファゲートとして用途に応じて２種類のサイズのＮＭＯ
８）ランジスタが使える特徴がある。
以上の説明では２層ｋｔ構造のゲートアレイについて述
べたが、３層以上の配線構造についても効果をそこなう
ことなく適用できるのは明らかである。
べたが、３層以上の配線構造についても効果をそこなう
ことなく適用できるのは明らかである。
本発明のゲートアレイによれば、基本セルに隣接して埋
込素子を配置し、さらに埋込素子上も配線領域として制
限な（ＤＡ（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）で
サポートできるので次の効果がある。（１）ゲートは基
よ＃）ＲＡＭ、レジスタなどの記憶回路を面積効率よく
実装できる。（２）基本セルとしての性能を落さずに集
積既を上げられる。（３）埋込素子のサイズは基本セル
サイズに関係なく大きくでき、大幅にスピードを向上さ
せることができる。（４１Ｊ１層Ａｔから論理回路に応
じて変える方式であシ、カスタムマスクが３〜４枚で少
なくて済む。
込素子を配置し、さらに埋込素子上も配線領域として制
限な（ＤＡ（Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）で
サポートできるので次の効果がある。（１）ゲートは基
よ＃）ＲＡＭ、レジスタなどの記憶回路を面積効率よく
実装できる。（２）基本セルとしての性能を落さずに集
積既を上げられる。（３）埋込素子のサイズは基本セル
サイズに関係なく大きくでき、大幅にスピードを向上さ
せることができる。（４１Ｊ１層Ａｔから論理回路に応
じて変える方式であシ、カスタムマスクが３〜４枚で少
なくて済む。
（１）、 （２１および（４）の点からコストの低減が
できる。
できる。
第１図は従来のゲートアレイＬＳＩのマスク方式を示す
平面図、第２図は従来のゲートアレイＬＳＩの基本セル
の拡大平面図、第３図は従来のゲートアレイＬＳＩの断
面図と層構成を示す展開図、第４図は本発明の一実施例
を示すゲートアレイＬＳＩのマスク方式を示す図、第５
図は第４図を説明するだめの基本セルの拡大平面図、第
６図及び第７図はそれぞれ本発明の一実施例を用いてＲ
ＡＭ１ビツト、ＮＡＮＤゲートを構成した構成図、第８
図は本発明の他の実施例を示すゲートアレイＬＳＩのマ
スク方式を示す図である。 ２・・・基本セル、３・・・基本セル列、９，２９・・
・コンタクト孔。 謔）ｎ （−シＸ 耶３０ （吾） ゛葆乙口 （呑） 庸ｑ 図
平面図、第２図は従来のゲートアレイＬＳＩの基本セル
の拡大平面図、第３図は従来のゲートアレイＬＳＩの断
面図と層構成を示す展開図、第４図は本発明の一実施例
を示すゲートアレイＬＳＩのマスク方式を示す図、第５
図は第４図を説明するだめの基本セルの拡大平面図、第
６図及び第７図はそれぞれ本発明の一実施例を用いてＲ
ＡＭ１ビツト、ＮＡＮＤゲートを構成した構成図、第８
図は本発明の他の実施例を示すゲートアレイＬＳＩのマ
スク方式を示す図である。 ２・・・基本セル、３・・・基本セル列、９，２９・・
・コンタクト孔。 謔）ｎ （−シＸ 耶３０ （吾） ゛葆乙口 （呑） 庸ｑ 図
Claims (1)
- １、主表面の一部分に複数の半導体素子が形成され、上
記主表面の上記一部分を除く部分にフィールド絶縁膜が
形成される半導体基板と、該半導体基板上に絶縁膜を介
して積層される複数の配線とを具備し、上記複数の配線
が交差する格子点の上記絶縁膜の部分に選択的にコンタ
クト孔を設けることによシ上記半導体素子内及び上記半
導体素子間を接続するものに於いて、上記半導体素子と
上記フィールド絶縁膜との境界を挾んで＠シ合う格子点
間隔は他の格子点間隔よυ大きいことを特徴とする半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178358A JPS5968944A (ja) | 1982-10-13 | 1982-10-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57178358A JPS5968944A (ja) | 1982-10-13 | 1982-10-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5968944A true JPS5968944A (ja) | 1984-04-19 |
Family
ID=16047089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57178358A Pending JPS5968944A (ja) | 1982-10-13 | 1982-10-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5968944A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
-
1982
- 1982-10-13 JP JP57178358A patent/JPS5968944A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6022338A (ja) * | 1983-07-19 | 1985-02-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH01184845A (ja) * | 1988-01-13 | 1989-07-24 | Fujitsu Ltd | 複合化集積回路 |
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