JPS5969943A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路（ＩＣ）、縦型の絶縁ゲート電界効果
トランジスタ（Ｍｏａ型に＃Ｔ）等ｃｒ）素子間分離領
域の比率を少なくして集積度を高めるための半導体装置
の製造方法に関するものである。
トランジスタ（Ｍｏａ型に＃Ｔ）等ｃｒ）素子間分離領
域の比率を少なくして集積度を高めるための半導体装置
の製造方法に関するものである。
ＩＣの素子間分離の方法として素子と素子との間に溝全
形成する方法がある。溝の形成手段としてシリコン基板
の場合、弗酸、硝酸、酢酸などの混合液によるエツチン
グが一般的であるが、エラ溝が形成される。例えば、パ
ターン幅５μのマスクチ深さ１０μのエツチングを行な
うと、形成される溝の幅は水平方向のエツチング幅約１
０μ×２を加えた約２５μとなる。即ち、垂直方向のエ
ツチング幅に対する水平方向のエツチング幅をエッチフ
ァクタに゛と称するが、このＦがほとんどの場合１であ
るため、溝の幅が必要以上に太ぎくなる。従って溝を利
用して素子間分離を行う場合には集積度を上げることが
困難であった。エッチファクタ１゛の小さいエツチング
を行う方法として、平行平板型プラズマエツチング法、
イオンビームエツチング法等が知られているが、深い溝
を形成する釦は不適当であり、また装置も高価である。
形成する方法がある。溝の形成手段としてシリコン基板
の場合、弗酸、硝酸、酢酸などの混合液によるエツチン
グが一般的であるが、エラ溝が形成される。例えば、パ
ターン幅５μのマスクチ深さ１０μのエツチングを行な
うと、形成される溝の幅は水平方向のエツチング幅約１
０μ×２を加えた約２５μとなる。即ち、垂直方向のエ
ツチング幅に対する水平方向のエツチング幅をエッチフ
ァクタに゛と称するが、このＦがほとんどの場合１であ
るため、溝の幅が必要以上に太ぎくなる。従って溝を利
用して素子間分離を行う場合には集積度を上げることが
困難であった。エッチファクタ１゛の小さいエツチング
を行う方法として、平行平板型プラズマエツチング法、
イオンビームエツチング法等が知られているが、深い溝
を形成する釦は不適当であり、また装置も高価である。
そこで、本発明の目的は、高集積化及び小型化が可能な
半導体装置の製造方法を提供することにある。
半導体装置の製造方法を提供することにある。
上記目的を達成するだめの本発明は、半導体基板全選択
的にエツチングしてエツチングｍ−を形成し、このエツ
チング溝罠よって囲まれた複数の島状突部を設ける工程
と、前記エツチング溝内に於ける成長速度が前記突部の
頂面上での成長速度よりも小さい状態で前記半纏体基板
上に半纏体のエピタキシャル成長層を形成し且つ前記成
長層に前記エツチング溝に対応した成長層溝を生じさせ
且つ前記成長層溝の深さとその幅との比が前記エツチン
グ溝の深さとその幅との比よりも大きくなるようにする
工程と、前記成長層溝に囲まれた突部に半導体素子を形
成する工程とを有していることを特徴とする半導体装置
の製造方法に係わるものである。本発明に於いて、エツ
チング溝内の成長速度と突部頂面上での成長速度との比
は０．７以下であることが望ましい。この成長速度比が
０．７を越えると溝（８）の幅の占める面積が多くなり
、果槓反が低下する。また、エツチング溝の幅及び深さ
は、突部に於ける成長層の必要な厚さとの関係及び水平
方向へのエピタキシャル成長量等を見込んで決楚される
。
的にエツチングしてエツチングｍ−を形成し、このエツ
チング溝罠よって囲まれた複数の島状突部を設ける工程
と、前記エツチング溝内に於ける成長速度が前記突部の
頂面上での成長速度よりも小さい状態で前記半纏体基板
上に半纏体のエピタキシャル成長層を形成し且つ前記成
長層に前記エツチング溝に対応した成長層溝を生じさせ
且つ前記成長層溝の深さとその幅との比が前記エツチン
グ溝の深さとその幅との比よりも大きくなるようにする
工程と、前記成長層溝に囲まれた突部に半導体素子を形
成する工程とを有していることを特徴とする半導体装置
の製造方法に係わるものである。本発明に於いて、エツ
チング溝内の成長速度と突部頂面上での成長速度との比
は０．７以下であることが望ましい。この成長速度比が
０．７を越えると溝（８）の幅の占める面積が多くなり
、果槓反が低下する。また、エツチング溝の幅及び深さ
は、突部に於ける成長層の必要な厚さとの関係及び水平
方向へのエピタキシャル成長量等を見込んで決楚される
。
上記本発明によれば、島状突部の相互間の溝の幅を容易
に小さくすることが可能であるので、面積の第１」周率
が良（なり、半導体装置の高集積化又は小型化が可能に
なる。
に小さくすることが可能であるので、面積の第１」周率
が良（なり、半導体装置の高集積化又は小型化が可能に
なる。
次に図面を参照して本発明の実施例について述べる。
実施例 １（第１図囚〜ｑ、第２図）
第１図及び第２図は島状領域の側面を絶縁体で分離し、
底面をｐｎ接合分離ゴーる形式のＩＣの製造方法を示す
ものである。この■Ｃｆｒ：製造する際には、まず、第
１図（４）に示す如く比抵抗１０Ω・鋸のｐ型ンリコン
基板ｆｉｌ上に厚さ約６００ＯＡの熱酸化膜（２）を形
成する。
底面をｐｎ接合分離ゴーる形式のＩＣの製造方法を示す
ものである。この■Ｃｆｒ：製造する際には、まず、第
１図（４）に示す如く比抵抗１０Ω・鋸のｐ型ンリコン
基板ｆｉｌ上に厚さ約６００ＯＡの熱酸化膜（２）を形
成する。
次に、第１図（５）及び第２図に示す如くシリコン酸化
膜（２）に開口（３）ヲ設け、酸化膜（２）によるマス
クを形成する。尚この実施例では開口（３）の幅ヲ５１
１１′ｎ、開口（３）の相互間隔を２５μｍとし、開口
（３）を第２図に示す如く格子状に形成した。
膜（２）に開口（３）ヲ設け、酸化膜（２）によるマス
クを形成する。尚この実施例では開口（３）の幅ヲ５１
１１′ｎ、開口（３）の相互間隔を２５μｍとし、開口
（３）を第２図に示す如く格子状に形成した。
次に、酸化膜（２）全マスクとして基板ｉｌｌを弗酸：
硝酸＝１：１０のエツチング液で選択的にエツチングす
ることＫよって第１図（６）に示す如く深さ約１０μｍ
のエツチング溝（４）を形成する。この際、深さ１０μ
ｍのエツチングを行うと、横方向のエツチングのために
婢（４）の幅は約２５μｍとなる。
硝酸＝１：１０のエツチング液で選択的にエツチングす
ることＫよって第１図（６）に示す如く深さ約１０μｍ
のエツチング溝（４）を形成する。この際、深さ１０μ
ｍのエツチングを行うと、横方向のエツチングのために
婢（４）の幅は約２５μｍとなる。
尚エツチング溝（４）を形成すｉｔば、これに囲まれた
複数の島状突部（５）が生じる。
複数の島状突部（５）が生じる。
次に、第１図（Ｑに示す如く、−酸化膜（２）をマスク
として使用して硼素イオンＢｆ：婢ｆ４１の底面に１０
１５／Ｃｍ２ の濃度に注入し、注入領域（６）を形
成する。
として使用して硼素イオンＢｆ：婢ｆ４１の底面に１０
１５／Ｃｍ２ の濃度に注入し、注入領域（６）を形
成する。
次に、酸化膜（２）を除去して第１図（［ｌＫ示す如く
複数のエツチング溝＋４１’を有し、これより囲まれた
突部（５）を有するシリコン基板ｆｉ＋とする。
複数のエツチング溝＋４１’を有し、これより囲まれた
突部（５）を有するシリコン基板ｆｉ＋とする。
次に、第１図０に示す主表面が（１１１）結晶面となっ
ている基板ｔｌｌ ’ｔシリコンのエピタキシャル成長
管に入れ、基板ｉｌ＋の温度を約１０５０Ｃとし、當圧
中での５ｒＨ４（シラン）の熱分解圧よってシリコン基
板ｔｌｌ上にエピタキシャル成長させ、第１図■に示す
如くシリコン成長ｒｆＩ（７１ｗ形成する。尚この際、
基板ｆｉｌの生血に平行な方向に水素ガスを伴なってＳ
ｘ Ｈ４を流し、更にこれにリンを添加するので、比抵
抗的ｌΩ・ｃｍ ａ） ｎ型シリコンの成長層（７ンが
形成される。溝（４）を設けて熱分解でシリコン全エピ
タキシャル成長させると、 ｉｌｌ （４１内にシラン
がよどんだ状態となりその供給が悪くなるので、溝（４
）内での成長速度は突部（５）の頂面（５ａ）上での成
長速度の６０％程度となる。従って溝（４）内での成長
層（７）の厚さｔ□は約６μｍであるが、突部（５）の
頂面（５ａ）上での成長層の厚さｔ２は約１０μｍとな
る。
ている基板ｔｌｌ ’ｔシリコンのエピタキシャル成長
管に入れ、基板ｉｌ＋の温度を約１０５０Ｃとし、當圧
中での５ｒＨ４（シラン）の熱分解圧よってシリコン基
板ｔｌｌ上にエピタキシャル成長させ、第１図■に示す
如くシリコン成長ｒｆＩ（７１ｗ形成する。尚この際、
基板ｆｉｌの生血に平行な方向に水素ガスを伴なってＳ
ｘ Ｈ４を流し、更にこれにリンを添加するので、比抵
抗的ｌΩ・ｃｍ ａ） ｎ型シリコンの成長層（７ンが
形成される。溝（４）を設けて熱分解でシリコン全エピ
タキシャル成長させると、 ｉｌｌ （４１内にシラン
がよどんだ状態となりその供給が悪くなるので、溝（４
）内での成長速度は突部（５）の頂面（５ａ）上での成
長速度の６０％程度となる。従って溝（４）内での成長
層（７）の厚さｔ□は約６μｍであるが、突部（５）の
頂面（５ａ）上での成長層の厚さｔ２は約１０μｍとな
る。
また、水平方向のエピタキシャル成長が生じる。
これにより、第１図υに示す如く、幅が狭くて深い成長
層溝（８）が生じる。成長層（力全形成する前のエツチ
ング溝（４）の深さく１０μｍ）に対する溝（４）の幅
（２５μｍ）の比は１０：２５であるのに対し、成長層
溝（８）の深さく１４μｍ）に対する溝（８）の幅（約
１３μｍ）の比は１４：１３となる。従って溝（４）を
設けてエピタキシャル成長させることＫより、半導体の
表面に於いて溝（８）の占める割合は極めて小さくなる
。換言すれば大きな面積を有する成長層突部（９）の頂
面（９ａ）を得ることが出来る。
層溝（８）が生じる。成長層（力全形成する前のエツチ
ング溝（４）の深さく１０μｍ）に対する溝（４）の幅
（２５μｍ）の比は１０：２５であるのに対し、成長層
溝（８）の深さく１４μｍ）に対する溝（８）の幅（約
１３μｍ）の比は１４：１３となる。従って溝（４）を
設けてエピタキシャル成長させることＫより、半導体の
表面に於いて溝（８）の占める割合は極めて小さくなる
。換言すれば大きな面積を有する成長層突部（９）の頂
面（９ａ）を得ることが出来る。
次に、第１図（ト）の基板ｆｉｌを１２０Ｏｒで３時１
１】熱処理することにより、注入領域（５）の硼素を成
長層（７）に拡散させ、第１図りに示す如く成長層溝（
８）の底部の成長層（７１’ｅＰ型分離領域［１３１に
変換し、島状成長層突部（９）の相互間を分離する。
１】熱処理することにより、注入領域（５）の硼素を成
長層（７）に拡散させ、第１図りに示す如く成長層溝（
８）の底部の成長層（７１’ｅＰ型分離領域［１３１に
変換し、島状成長層突部（９）の相互間を分離する。
次に、第１図向に示す如（島状成長層突部（９）Ｋｐ型
層Ｕ及びｎ型層（１２１を形成し、ＩＣのトランジスタ
菓子等の回路素子とする。これにより、島状領域の底面
がｐｎ接合分離され、側面が絶縁体分離されたＩＣを得
ることが出来る。尚成長ＪｖＩ溝（８）にガラス等の絶
縁物を充填してもよい。
層Ｕ及びｎ型層（１２１を形成し、ＩＣのトランジスタ
菓子等の回路素子とする。これにより、島状領域の底面
がｐｎ接合分離され、側面が絶縁体分離されたＩＣを得
ることが出来る。尚成長ＪｖＩ溝（８）にガラス等の絶
縁物を充填してもよい。
上述から明らかなように本実施例忙よれば、回路素子を
形成′１−るための島状領域である突部（９１の相互間
隔を小さくすることができるから、高集積化、小型化が
可能になる。
形成′１−るための島状領域である突部（９１の相互間
隔を小さくすることができるから、高集積化、小型化が
可能になる。
実施例 ２（第３図囚〜ψ））
第３図は縦型の絶縁ゲート電界効果トランジスタ（ＭＵ
Ｓ型ＦＥＴ）を工程順に示すものである。
Ｓ型ＦＥＴ）を工程順に示すものである。
この電界効果トランジスタ’ｆｅｄ造する除には、まず
実施例１と１ｉＪ−の方法で第３図（５）に示１−如く
ｎ型シリコン基板（１ａ）にエツチング溝（４１’ｃ影
形成１、 島状突部（５）ヲ生じさせる。
実施例１と１ｉＪ−の方法で第３図（５）に示１−如く
ｎ型シリコン基板（１ａ）にエツチング溝（４１’ｃ影
形成１、 島状突部（５）ヲ生じさせる。
次に、実施例１と同一のシランの熱分解法で、第３図■
ンに示す如＜／リコン成長層（７ンを形成１“る。
ンに示す如＜／リコン成長層（７ンを形成１“る。
これにより、比較的幅の狭い成長層溝（８）に囲まれた
成長層突部（９）が生じる。
成長層突部（９）が生じる。
次［、ｖ、３ 図（Ｃ） Ｋ 示’１−如（ｔｖｌ Ｃ
Ｊ Ｓ型１” Ｅ Ｔ （ｚ作るためのシリコン酸化〕
換（１３）ｔ−少なくとも成長層溝（８）内圧設け、史
圧この上に低抵抗の多結晶シリコン層側を気相成長法で
形成する。
Ｊ Ｓ型１” Ｅ Ｔ （ｚ作るためのシリコン酸化〕
換（１３）ｔ−少なくとも成長層溝（８）内圧設け、史
圧この上に低抵抗の多結晶シリコン層側を気相成長法で
形成する。
次に、成長層突部（９）が蕗出するように平坦にイυｔ
Ｊ承し、第３図υに示す如く多結晶シリコン層側の上及
び成長層突部（９）の上にシリコン酸化膜ｔ１５１ 音
形成する。
Ｊ承し、第３図υに示す如く多結晶シリコン層側の上及
び成長層突部（９）の上にシリコン酸化膜ｔ１５１ 音
形成する。
次に、第３図（８）に示す如く酸化膜（１５）に開口（
１ｂ）を設け、硼素を拡散してｐ型領域ｔ１７）を設け
、更にリン全拡散してｎ型領域（Ｉ８１ヲ設ける。
１ｂ）を設け、硼素を拡散してｐ型領域ｔ１７）を設け
、更にリン全拡散してｎ型領域（Ｉ８１ヲ設ける。
次に第３図ψ）に示す如くｎ型ノリコン基板（１ａ）＋
の底面１１１ＩＩ釦拡散でｎ型饋域佳９を設け、ここに
ドレイン電極（２０） ’ｃ設け、また上側のｎ型領域
（１８１にソース電極シ１〕を設け、更に多結晶ンリコ
ン層■にゲート電極ｔ２２）を設け、ｐ型領域（１７１
の表面近傍にチャンネルが生じる縦型の電界効果トラン
ジスタを完成させる。
ドレイン電極（２０） ’ｃ設け、また上側のｎ型領域
（１８１にソース電極シ１〕を設け、更に多結晶ンリコ
ン層■にゲート電極ｔ２２）を設け、ｐ型領域（１７１
の表面近傍にチャンネルが生じる縦型の電界効果トラン
ジスタを完成させる。
本実施例によれば、微小の電界効果トランジスタが高密
度に並列配置された大容量のｆｄｉ型の電界効果トラン
ジスタを容易に得ることが可能になる。
度に並列配置された大容量のｆｄｉ型の電界効果トラン
ジスタを容易に得ることが可能になる。
以上、本発明の実施例について述べたが、本発明はこね
に限定されるものでなく、更に変形可能なものである。
に限定されるものでなく、更に変形可能なものである。
例えば、エピタキシャル成長層（７）を５ｔＣＩ４ （
四塩化ケイ素）、又はＳ山２Ｃ１□（ジクロルシラン）
等を使用して形成してもよい。また、減圧雰囲気中で成
長させてもよい。また、第１図に於いて突部ｔ９１にト
ランジスタに限ることなく、ダイオード、抵抗等の種々
の回路系子を形成してもよい。また、成長層（７）ヲ単
−導電型とせずに、導布型の異なるエピタキシャル成長
層を順次に設けてもよい。また、酸化膜（２）、（Ｉ３
）、ｔｔ５１ ’ｔンリコン酸化物以外の絶縁物で形成
してもよい。
四塩化ケイ素）、又はＳ山２Ｃ１□（ジクロルシラン）
等を使用して形成してもよい。また、減圧雰囲気中で成
長させてもよい。また、第１図に於いて突部ｔ９１にト
ランジスタに限ることなく、ダイオード、抵抗等の種々
の回路系子を形成してもよい。また、成長層（７）ヲ単
−導電型とせずに、導布型の異なるエピタキシャル成長
層を順次に設けてもよい。また、酸化膜（２）、（Ｉ３
）、ｔｔ５１ ’ｔンリコン酸化物以外の絶縁物で形成
してもよい。
ｙ＜ １図囚〜（Ｑは本発明の実施例１のＩＣの製造方
法全工程順に示す断面図、第２図は第１図い）に示す酸
化膜の開口の状態を示す平面図、第３図（５）〜ψ）は
本発明の実施例２の縦型眼界効果トランジスタを示す断
面図である。 尚図面に用いられている符号に於いて、１１）はシリコ
ン基板、（４）はエツチング溝、（５）は島状突部。 （７）は成長層、（８）は成−ＩｊＣ層病、（９）は成
長層突部である。 代理人 篩野則次 第１図 第 第３因
法全工程順に示す断面図、第２図は第１図い）に示す酸
化膜の開口の状態を示す平面図、第３図（５）〜ψ）は
本発明の実施例２の縦型眼界効果トランジスタを示す断
面図である。 尚図面に用いられている符号に於いて、１１）はシリコ
ン基板、（４）はエツチング溝、（５）は島状突部。 （７）は成長層、（８）は成−ＩｊＣ層病、（９）は成
長層突部である。 代理人 篩野則次 第１図 第 第３因
Claims (1)
- 【特許請求の範囲】 １１１ 半導体基板全選択的にエツチングしてエツチ
ング溝ヲ形成し、このエツチング（４によって囲まれた
複数の島状突部を設ける工程と、前記エツチング溝内に
於ける成長速度が＠ＩＪ記興部の頂面上での成長速度よ
りも小さい状態で前記半導体基板上に半導体のエピタキ
シャル成長層を形成し且つ前記成長層に前記エツチング
溝に対応した成長層溝を生じさせ且つ前目誠長１層溝の
深さとその幅との比が前記エツチング溝の深さとその幅
との比よりも大きくなるようにする工程と、前記成長層
溝に囲まれた突部に半導体素子全形成する工程と、 を有していることを特徴とする半導体装置の製造方法。 （２）前記半導体素子は、集積回路を構成する回路素子
である特許請求の範囲第１項記載の半導体装置の製造方
法。 （３） 前記半導体素子は縦型の絶縁ゲート電界効果
トランジスタである特許請求の範囲第１項記載の半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180353A JPS5969943A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57180353A JPS5969943A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5969943A true JPS5969943A (ja) | 1984-04-20 |
| JPS6321348B2 JPS6321348B2 (ja) | 1988-05-06 |
Family
ID=16081749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57180353A Granted JPS5969943A (ja) | 1982-10-14 | 1982-10-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5969943A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007329385A (ja) * | 2006-06-09 | 2007-12-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| EP2109135A3 (en) * | 1999-10-19 | 2013-09-04 | Denso Corporation | Methods of making a field-effect semiconductor device |
| US10593787B2 (en) | 2015-05-14 | 2020-03-17 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
1982
- 1982-10-14 JP JP57180353A patent/JPS5969943A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2109135A3 (en) * | 1999-10-19 | 2013-09-04 | Denso Corporation | Methods of making a field-effect semiconductor device |
| JP2007329385A (ja) * | 2006-06-09 | 2007-12-20 | Denso Corp | 炭化珪素半導体装置の製造方法 |
| CN102610568A (zh) * | 2011-01-20 | 2012-07-25 | 万国半导体股份有限公司 | 为沟槽mos和sgt制备沟槽多晶硅静电放电 |
| US8772828B2 (en) | 2011-01-20 | 2014-07-08 | Alpha And Omega Semiconductor Incorporated | Trench poly ESD formation for trench MOS and SGT |
| US10593787B2 (en) | 2015-05-14 | 2020-03-17 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
| US10943997B2 (en) | 2015-05-14 | 2021-03-09 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6321348B2 (ja) | 1988-05-06 |
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