JPS5970314A - スイツチング回路の駆動方法 - Google Patents
スイツチング回路の駆動方法Info
- Publication number
- JPS5970314A JPS5970314A JP17993582A JP17993582A JPS5970314A JP S5970314 A JPS5970314 A JP S5970314A JP 17993582 A JP17993582 A JP 17993582A JP 17993582 A JP17993582 A JP 17993582A JP S5970314 A JPS5970314 A JP S5970314A
- Authority
- JP
- Japan
- Prior art keywords
- switching
- switch control
- control signal
- common impedance
- groups
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は集積回路におけるスイッチング回路の駆動方法
に係り、特に、低抵抗負荷や高容ｊ、を負荷が接続され
るスイッチング回路に好適な駆動方法に関する。
に係り、特に、低抵抗負荷や高容ｊ、を負荷が接続され
るスイッチング回路に好適な駆動方法に関する。
第１図は集積回路における従来のスイッチング回路を示
す。図において、１０−１．１０−２゜１０−ｎはアン
ドゲート、２０−１．２０−２゜２０−ｎはスイッチン
グトランジスタ、３０−１゜３０−２．３０−ｎは集積
回路の外部に接続される抵抗負荷、４０は集積回路の内
部接地■と集積回路の外部接地Ａ間に存在する共通イン
ピーダンスである。この回路においてデータ入力信号Ｉ
＋＋Ｉｔ 、 Ｉアがそれぞれ１”レベルのとき、ス
イッチ制御信号Ｇに１”レベルが印加されるとスイッチ
ングトランジスタ２０−１．２０−２゜２０−〇がオン
し、外部電源Ｖａから負荷抵抗３０−１．３０−２．３
０−ｎを通り、さらに共通インピーダンス４０を通って
外部接地点に向って負荷電流が流れる。データ入力信号
ＩＩ ＋ Ｉｉ！ ＋１、のそれぞれが“０″レベル
のときは該当するスイッチングトランジスタはオフとな
るので負荷抵抗には電流が流れない。
す。図において、１０−１．１０−２゜１０−ｎはアン
ドゲート、２０−１．２０−２゜２０−ｎはスイッチン
グトランジスタ、３０−１゜３０−２．３０−ｎは集積
回路の外部に接続される抵抗負荷、４０は集積回路の内
部接地■と集積回路の外部接地Ａ間に存在する共通イン
ピーダンスである。この回路においてデータ入力信号Ｉ
＋＋Ｉｔ 、 Ｉアがそれぞれ１”レベルのとき、ス
イッチ制御信号Ｇに１”レベルが印加されるとスイッチ
ングトランジスタ２０−１．２０−２゜２０−〇がオン
し、外部電源Ｖａから負荷抵抗３０−１．３０−２．３
０−ｎを通り、さらに共通インピーダンス４０を通って
外部接地点に向って負荷電流が流れる。データ入力信号
ＩＩ ＋ Ｉｉ！ ＋１、のそれぞれが“０″レベル
のときは該当するスイッチングトランジスタはオフとな
るので負荷抵抗には電流が流れない。
共通インピーダンス４０は接地線の抵抗とインダクタン
スの直列回路からなり、その等価回路は第２図（ａ）の
ようになる。集積回路の内部の共通インピーダンスを無
視すると共通インピーダンス４０は内部接地と外部接地
を接続するボンゲインクワイヤーとパッケージピンによ
って形成される。
スの直列回路からなり、その等価回路は第２図（ａ）の
ようになる。集積回路の内部の共通インピーダンスを無
視すると共通インピーダンス４０は内部接地と外部接地
を接続するボンゲインクワイヤーとパッケージピンによ
って形成される。
このような共通インピーダンスに電Ｍｅが流れ、それが
オン、オフ制動されると共通インピーダンスの両端に雑
音電圧が発生し、内部の集積回路に悪影響を及ぼす。
オン、オフ制動されると共通インピーダンスの両端に雑
音電圧が発生し、内部の集積回路に悪影響を及ぼす。
第２図（ａ）において、共通インピーダンス４０に流れ
る電流をｉ、抵抗をｒ１インダクタンスをＬとすると、
発生する靴音電圧ρ１は次のようになる。
る電流をｉ、抵抗をｒ１インダクタンスをＬとすると、
発生する靴音電圧ρ１は次のようになる。
ｉ
ρ＋＋＝Ｌ−十ｉｒ ・・・・・・・・・・・
・・・・・・・・・・・・・（１）ｔ 通常のＩ）■Ｐ型パッケージを用いた場合の一つの例で
けｒ＝０．１（Ω）、Ｌ＝２０Ｘ１０−”（Ｈ）である
。
・・・・・・・・・・・・・（１）ｔ 通常のＩ）■Ｐ型パッケージを用いた場合の一つの例で
けｒ＝０．１（Ω）、Ｌ＝２０Ｘ１０−”（Ｈ）である
。
いま、第１図のスイッチング回路で、一つのトランジス
タは５０Ｘ１０”’ （Ａ）の直流をオン、オフ制菌
シフ、スイッチング時間は１０ＸＩ Ｏ−＠（Ｓ）
とすると、一つのトランジスタがオンしたとき、共通イ
ンピーダンス４０の両端に発生する雑音電圧ρゎは、（
１）式より、 となり、インダクタンスによる雑音車圧が支配的である
ことがわかる。まだ、雑音耐圧ρ、彼形は第２図（ｂ）
Ｉ７＋ようになる。したがって、仮に許容雑音電圧を４
００ｍＶとすると第１図の従来のスイッチング回路では
同時に駆動できる負荷の数は４個弱となシ、８〜３２個
の同時駆動数の要求を満たすことはできない。このため
、従来はパッケージに接」ＩＩ２ピンを多数設けること
により等制約に共通インピーダンスを小さくする方法を
採っていた。
タは５０Ｘ１０”’ （Ａ）の直流をオン、オフ制菌
シフ、スイッチング時間は１０ＸＩ Ｏ−＠（Ｓ）
とすると、一つのトランジスタがオンしたとき、共通イ
ンピーダンス４０の両端に発生する雑音電圧ρゎは、（
１）式より、 となり、インダクタンスによる雑音車圧が支配的である
ことがわかる。まだ、雑音耐圧ρ、彼形は第２図（ｂ）
Ｉ７＋ようになる。したがって、仮に許容雑音電圧を４
００ｍＶとすると第１図の従来のスイッチング回路では
同時に駆動できる負荷の数は４個弱となシ、８〜３２個
の同時駆動数の要求を満たすことはできない。このため
、従来はパッケージに接」ＩＩ２ピンを多数設けること
により等制約に共通インピーダンスを小さくする方法を
採っていた。
しかし、この方法では必然的に多ピン化による大型パッ
ケージが必要になりコストアップ号招く欠点があった。
ケージが必要になりコストアップ号招く欠点があった。
本発明の目的は上記した従米技術内欠点を除去し、より
少い接地ビン数でよシ多くのスイッチングを同時に駆動
できるスイッチング回路の駆動方式を提供することにあ
る。
少い接地ビン数でよシ多くのスイッチングを同時に駆動
できるスイッチング回路の駆動方式を提供することにあ
る。
本究明は接地ラインの共通インピーダンスで発生する鈴
音電圧は電流のオン、オフの過渡期に発生するインダン
クタンスによる逆起耐力が支配的であることに着目し、
複数のスイッチング回路を複数のグループに分け、該複
数のグループのスイッチタイミングを夫々僅かに異なる
ようにして雑音電圧の発生を分散させ、これにより、パ
ッケージの睦地ピンを増やすことなくスイッチング回路
の同時駆動可能数を大幅に増加させる。
音電圧は電流のオン、オフの過渡期に発生するインダン
クタンスによる逆起耐力が支配的であることに着目し、
複数のスイッチング回路を複数のグループに分け、該複
数のグループのスイッチタイミングを夫々僅かに異なる
ようにして雑音電圧の発生を分散させ、これにより、パ
ッケージの睦地ピンを増やすことなくスイッチング回路
の同時駆動可能数を大幅に増加させる。
以下、Ｎ面に従って本発明の詳細な説明する。
第３図において、７０−１．７０−２．７０−ｎ。
８０−１．８０−２．８０−ｎ、９０−１．９０＝２．
９０−ｎは夫々スイッチング回路で、これらのスイッチ
ング回路は本実施例では三つのグループに分けられる。
９０−ｎは夫々スイッチング回路で、これらのスイッチ
ング回路は本実施例では三つのグループに分けられる。
すなわち、第１のグループび１スイッチング回路７０−
１．７０−２．７０−ｎけ夫々Ａ＋ ＊ Ａ２ ＋
Ａ、＋＋のデータ入力イａ号が与えられ、第１のスイッ
チ制御信号Ｇムによジオン、オフが制御される。同様に
、第２のグループのスイッチング回路８０−１．８０−
２．８０−ｎは夫々Ｂｌ 、 Ｂ、 、 Ｉｊ、のデ
ータ入力信号が与えられ、第２のスイッチ制御信号Ｇａ
によりオン、オフが制（財）される。さらに、第３のグ
ループのスイッチング回路９０−１．９０−２．９０−
ｎは夫々Ｃ＋ 、Ｃｔ 、Ｃ−のデータ入力信号が与え
られ、第３のスイッチ制御信号ＧＯによジオン、オフが
制御される。
１．７０−２．７０−ｎけ夫々Ａ＋ ＊ Ａ２ ＋
Ａ、＋＋のデータ入力イａ号が与えられ、第１のスイッ
チ制御信号Ｇムによジオン、オフが制御される。同様に
、第２のグループのスイッチング回路８０−１．８０−
２．８０−ｎは夫々Ｂｌ 、 Ｂ、 、 Ｉｊ、のデ
ータ入力信号が与えられ、第２のスイッチ制御信号Ｇａ
によりオン、オフが制（財）される。さらに、第３のグ
ループのスイッチング回路９０−１．９０−２．９０−
ｎは夫々Ｃ＋ 、Ｃｔ 、Ｃ−のデータ入力信号が与え
られ、第３のスイッチ制御信号ＧＯによジオン、オフが
制御される。
６０けスイッチ制（財）信号発生回路で、入力制御信号
Ｇｋ元にして、スイッチ制御信号Ｇ Ａ 、 ＧＢ＋Ｇ
ｃを発生する。スイッチ制御信号発生回路６０刀）ら発
生されるスイッチ制＠４１信号は第４図のようになる。
Ｇｋ元にして、スイッチ制御信号Ｇ Ａ 、 ＧＢ＋Ｇ
ｃを発生する。スイッチ制御信号発生回路６０刀）ら発
生されるスイッチ制＠４１信号は第４図のようになる。
すなわち、第１のスイッチ制（財）信号Ｇムは入力制御
信号Ｇと同位相で発生する。第２のスイッチ制御信号Ｑ
ｅは第１のスイッチ制御信号ＧＡよシ時間ｔ１だけ遅れ
た位相で発生する。ささに、第３のスイッチ制御信号Ｇ
ｃは第２のスイツチ制（財）信号Ｇ８より時間ｔ２だけ
遅れだ位相で発生する。したがって、第３図の実施例に
おいて、スイッチ制（財）信号発生回路６０に入力割部
ｊ信号Ｇが印加されたとき、共通インピーダンス４０の
両端に発生する雑音電圧ρ。は、第４図のようになり、
鞘音電圧の発生タイミングは時間ｔＩ ＋ ’２に
より分散される。この結果、複数のスイッチング回路を
３つのグループに分けた本発明の実施例では従来の方法
に比べて３倍のスイッチング回路を、雑音電圧を増加さ
せることなく、同時に、駆動することができる。なお、
本発明によれば、複数のスイッチング回路をＮヶのグル
ープに分けると、従来のＮ倍の同時駆動が可能であるが
、グループの最大分割数は許容されるスイッチング回路
相互間のスキュー値によシ制限されるべきであり、スキ
ュー値の制限を＃ださない場合は、接地ピンの１１４加
が必要になる。
信号Ｇと同位相で発生する。第２のスイッチ制御信号Ｑ
ｅは第１のスイッチ制御信号ＧＡよシ時間ｔ１だけ遅れ
た位相で発生する。ささに、第３のスイッチ制御信号Ｇ
ｃは第２のスイツチ制（財）信号Ｇ８より時間ｔ２だけ
遅れだ位相で発生する。したがって、第３図の実施例に
おいて、スイッチ制（財）信号発生回路６０に入力割部
ｊ信号Ｇが印加されたとき、共通インピーダンス４０の
両端に発生する雑音電圧ρ。は、第４図のようになり、
鞘音電圧の発生タイミングは時間ｔＩ ＋ ’２に
より分散される。この結果、複数のスイッチング回路を
３つのグループに分けた本発明の実施例では従来の方法
に比べて３倍のスイッチング回路を、雑音電圧を増加さ
せることなく、同時に、駆動することができる。なお、
本発明によれば、複数のスイッチング回路をＮヶのグル
ープに分けると、従来のＮ倍の同時駆動が可能であるが
、グループの最大分割数は許容されるスイッチング回路
相互間のスキュー値によシ制限されるべきであり、スキ
ュー値の制限を＃ださない場合は、接地ピンの１１４加
が必要になる。
第５図１はスイッチ制御信号発生回路６０の構成を示す
。図において、６０−１および６０−２はディレィ要素
であり、スイッチ制御信号Ｇムは入力側（財）信号Ｇが
その捷ま出力され、ＧＢは人力制御信号Ｇをディレィ要
素６０−１で遅らせたものが出力される。壕だ、Ｇｌ、
はＱｎをさらにディレィ要系６０−２で遅らせたものが
出力される。
。図において、６０−１および６０−２はディレィ要素
であり、スイッチ制御信号Ｇムは入力側（財）信号Ｇが
その捷ま出力され、ＧＢは人力制御信号Ｇをディレィ要
素６０−１で遅らせたものが出力される。壕だ、Ｇｌ、
はＱｎをさらにディレィ要系６０−２で遅らせたものが
出力される。
第６図はスイッチング制ａｌｆａ号発生回路の一つの実
施例を示す。図において、６０−３．６０−４．６０−
５．６０−６はインバータ回路であり、インバータ６０
−３と６０−４および６ｏ−５と６０−６で夫々一つの
ディレィ要素を構成する。
施例を示す。図において、６０−３．６０−４．６０−
５．６０−６はインバータ回路であり、インバータ６０
−３と６０−４および６ｏ−５と６０−６で夫々一つの
ディレィ要素を構成する。
給７図はスイッチング制御信号発生回路の他の実施例金
示す。図において、６０−７．６０−８は抵抗、６０−
９．６０−１０はコンデンサであり、抵抗６０−７とコ
ンデンサ６０−９および抵抗６０−８とコンデンサ６０
−１０で夫々一つのディレィ要素を構成している。これ
らの抵抗およびコンデンサは集積回路の内部ではポリシ
リコンなどの配祿材別のみで容易に実現することができ
る。なお、この場合、第１図で示したアントゲ−）１０
−１．１０−２．１０−ｎはＭＯ８Ｉ−ランジスタなど
、入力インピーダンスの十分高い素子で構成すべきであ
る。
示す。図において、６０−７．６０−８は抵抗、６０−
９．６０−１０はコンデンサであり、抵抗６０−７とコ
ンデンサ６０−９および抵抗６０−８とコンデンサ６０
−１０で夫々一つのディレィ要素を構成している。これ
らの抵抗およびコンデンサは集積回路の内部ではポリシ
リコンなどの配祿材別のみで容易に実現することができ
る。なお、この場合、第１図で示したアントゲ−）１０
−１．１０−２．１０−ｎはＭＯ８Ｉ−ランジスタなど
、入力インピーダンスの十分高い素子で構成すべきであ
る。
本発明によれば、パッケージの接地ビン数を増すことな
く、よシ多くのスイッチング回路を同局−に駆動するこ
とができる。したがって、多ピン化によるパッケージの
大型化が避けられ、安価な集積回路が可能になる。
く、よシ多くのスイッチング回路を同局−に駆動するこ
とができる。したがって、多ピン化によるパッケージの
大型化が避けられ、安価な集積回路が可能になる。
第１図は従来のスイッチング回路図、第２図は共通イン
ピーダンスの等価回路と雑音電圧の波形図、第３１￥１
は本発明のスイッチング回路図、第４図はスイッチ制御
信号と雑音電圧のタイムチャート、第５図は本発明のス
イッチ制御信号発生回路の構成図、第６図は本発明のス
イッチ制御信号発生回路の一実施例図、第７図は本発明
のスイッチ制御信号発生回路の他の実施例図である。 ６０・・・スイッチ制御信号発生回路、７０−１〜７０
−１・・・スイッチング回路、８０−１〜８０−ｎ・・
・スイッチング回路、９０−１〜９０−ｎ・・・スイッ
チング回路、６０−１．６０−２・・・ディレィ（９） 髪束、６０−３〜６０−６・・・インバータ、６〇−７
，６０−８・・・抵抗、６０−９．６０−１０・・・コ
ンデンサ。 （１０） Ｖ ３ 図 ６０ 第４図 ・−４”１→−−ｗ「 算５０ 第１ １ｆ）
ピーダンスの等価回路と雑音電圧の波形図、第３１￥１
は本発明のスイッチング回路図、第４図はスイッチ制御
信号と雑音電圧のタイムチャート、第５図は本発明のス
イッチ制御信号発生回路の構成図、第６図は本発明のス
イッチ制御信号発生回路の一実施例図、第７図は本発明
のスイッチ制御信号発生回路の他の実施例図である。 ６０・・・スイッチ制御信号発生回路、７０−１〜７０
−１・・・スイッチング回路、８０−１〜８０−ｎ・・
・スイッチング回路、９０−１〜９０−ｎ・・・スイッ
チング回路、６０−１．６０−２・・・ディレィ（９） 髪束、６０−３〜６０−６・・・インバータ、６〇−７
，６０−８・・・抵抗、６０−９．６０−１０・・・コ
ンデンサ。 （１０） Ｖ ３ 図 ６０ 第４図 ・−４”１→−−ｗ「 算５０ 第１ １ｆ）
Claims (1)
- １、データ入力信号に応じてスイッチング制（財）信号
に同期してオン、オフする複数のスイッチング回路を複
数のグループに分割し、この複数のグループの夫々に対
応した複数のスイッチ制御１１号を発生するスイッチ制
御信号発生回路を設け、このスイッチ制（財）信号発生
回路から発生され、立上シおよび立下りのタイミングが
等しくなり複数のスイッチ制量信号によシ、前記複数の
グループに分割された前記スイッチング回路群の夫々を
独立に駆動することを特徴とするスイッチング回路の駆
動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17993582A JPS5970314A (ja) | 1982-10-15 | 1982-10-15 | スイツチング回路の駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17993582A JPS5970314A (ja) | 1982-10-15 | 1982-10-15 | スイツチング回路の駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5970314A true JPS5970314A (ja) | 1984-04-20 |
Family
ID=16074504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17993582A Pending JPS5970314A (ja) | 1982-10-15 | 1982-10-15 | スイツチング回路の駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5970314A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345421A (en) * | 1991-06-28 | 1994-09-06 | Hitachi, Ltd. | High speed, low noise semiconductor storage device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
-
1982
- 1982-10-15 JP JP17993582A patent/JPS5970314A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS539439A (en) * | 1976-07-14 | 1978-01-27 | Hitachi Ltd | Information gate system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5345421A (en) * | 1991-06-28 | 1994-09-06 | Hitachi, Ltd. | High speed, low noise semiconductor storage device |
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