JPS5972162A - Ｃｍｏｓメモリセル - Google Patents

Ｃｍｏｓメモリセル

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JPS5972162A
JPS5972162A JP58168511A JP16851183A JPS5972162A JP S5972162 A JPS5972162 A JP S5972162A JP 58168511 A JP58168511 A JP 58168511A JP 16851183 A JP16851183 A JP 16851183A JP S5972162 A JPS5972162 A JP S5972162A
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memory
channel
injector
transistor
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JP58168511A
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フリツツ・ギユンタ−・アダム
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TDK Micronas GmbH
ITT Inc
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Deutsche ITT Industries GmbH
ITT Industries Inc
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Publication date
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/045—Floating gate memory cells with both P and N channel memory transistors, usually sharing a common floating gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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  • Microelectronics & Electronic Packaging (AREA)
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  • Read Only Memory (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、電気的に浮遊状態の蓄積ケ°−トを備えた
ＣＭＯＳメモリセルに関するものである。
〔発明の技術的背景とその問題点〕
非常に小さいプログラミング電流を必要とするに過ぎな
い非揮発性半導体メモリセルは電気的にプログラム可能
なメモリマトリックス（ＥＥＦＲＯＭ）中の電力消費を
最少にすることが望まれる場合に特に重要なものである
。このカテゴリーに属するメモリセルはＭＮＯＳメモリ
セルおよびトンネルインジェクタを介して再充電される
電気的に浮遊状態の蓄積ダートを備えたメモリセルであ
る。後者はＭＮＯＳメモリセルよりも記憶保持（ｒｅｔ
ｅｎｔｉｏｎ　）および継続（ｅｎｄｕｒａｎｃｅ、）
時間がすぐれている利点がある。保持時間は蓄積された
データを維持する期間（保持）に関係し、継続時間は例
等の損害なしに遂行できる動作の再プログラミング数（
継続）を示す。最後に挙けた種類のメモ１１セルは雑誌
Ｅｌｅｃｔｒｏｎｉｃｓ　１９８０年２月２８日号第１
１３頁乃至第１１７頁に記載されている。これらのいわ
ゆる「浮遊ダート」メモリセルは使用者や製造業者に普
及している。
それはそれらの製造技術が最新の標準技術と高度に両立
性があるからである。
１９８０１ＥＥＢ　Ｉｎｔｓｒｎａｔｌｏｎａｌ　５ｏ
ｌｉｄ　−５ｔａｔｅＣ１ｒａｕｉｔｓ　Ｃｏｎｆｅｒ
ｅｎｃｅ、Ｄｉｇｅｓｔ　ｏｆ　Ｔｅｃｈｎｉｃａｌ　
Ｐａｐｅｒ　−第］、　５２頁および第１５３頁には行
および列に配列されたメモリセルを備えた電気的に消去
可能マ なメモリ゛鉢トリックスが記載されている。各メモ１１
セルは充分に薄い酸化層を通り抜けて電気的に浮遊状態
の蓄積ｆｆ−）に対して両方向に電子がトンネル効果で
移動できるトンネルインジェクタを備えている。各メモ
リセルのインジェクタはメモリトランジスタのソース・
ドレイン路を経て第１のビット線に接続されると共に選
択トランジスタのソース・ドレイン路を経て第２のビッ
ト線に接続され、一方メモリトランジスタの制御ダート
はプログラミング線に接続される。選択トランジスタの
ダートは行選択線に接続され、それを経て性的に各行の
ｎ個のメモリセルが選択される。
この発明は、電気的に浮遊状態の蓄積ダートを使用する
同様の設計のメモ１１セルに関するものである。
消費電力を減少させるというすでに挙げた問題を解決す
るために既知のＣＭＯ８技術を利用したＣＭＯＳダート
によシメモリマトリックスの周辺回路を実現することが
知られている。そのような方法は　１９８２　ＩＥＥＥ
　Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−８ｔａｔ
ｅＣ１ｒｃｕｉｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　、　Ｄｌ
ｇｔｓｔ　ｏｆ　Ｔｅｃｈｎｌｃａｌ　Ｐａｐｅｒｓ（
１９８２年２月）第１１０頁および第１１１頁に記載さ
れている。しかしながら、この従来のメモリマトリック
スは純粋な０Ｍ０８回路の所望の特性に未だ対応しない
２つの特性を有している。すなわち、 １）蓄積されたデータを読取る時、消費される直流が０
Ｍ０８回路で習慣的な逆電流レベルを超過する。
２）ゼロ書込み（ＷＯ）中インジェクタに供給される電
圧はインジェクタ中に蓄積ダートから電子のトンネルを
生じさせるものであるが、その電圧値は利用できるプロ
グラミング電圧Ｖｐ　　の全部の値まで到達しないで選
択トランジスタのしきい値電圧Ｕｔプラス基体実効電圧
だけそれより低い値に留る。
〔発明の概要〕
この発明の目的は、プログラミング、読取シ。
書込みのような全ての機能において純粋に０Ｍ０８回路
の望ましい特性を有する浮遊ダートメモリセルを提供す
ることである。これは蓄積されたデータの読出し中、直
流電力は逆電流によって生じるものよシも大きくはなく
、さらにゼロ書込み中、セルはインジェクタに利用でき
るプログラミング電圧の値を低下させずにもとのｔまの
値として供給できることを意味する。
それ故、この発明の別の目的は、従来可能であったよシ
も低いプログラミング電圧で動作できる浮遊ダートメモ
リを提供することである。
この発明による電気的にプログラム可能なメモリセルは
第１のビット線と第２のピット線トの間に配置された電
界効果型選択トランジスタ装置と１対の相補型メモリト
ランジスタのソース・ドレイン路の直列配置を備えてい
る。１対のメモリトランジスタは共通の蓄積ダートおよ
びプログラミング線に接続された共通の制御ダ−トを備
えている。選択トランジスタのダート電極はそれぞれそ
れと関係する行選択線に接続されている。メモリトラン
ジスタの互に接続されたドレイン領域は読取）線に導か
れている。
この発明によるメモリセルは顕著な直流電力を必要とせ
ずに読取シができ、また利用できるプログラミング電圧
を完全に使用することによシブログラミングすることが
できる。
〔発明の実施例〕
以下に９付図面を参照に詳細に説明する。
第１図乃至第４図に示すように第１のピット線Ｘと第２
のビット線Ｙとの間の４個の電界効果トランジスタの直
列接続はこの発明によるメモリセルの全ての実施例に共
通である。２個の内側のトランジスタＴｎ２とＴｐ２と
は相補型の１対のメモ１１トランジスタであシ、それら
のドレイン電極は直列接続の中央点で互に接続されて各
マ）　ＩＪワックス列に共通である読取シ線りに接続さ
れている。そのぼりシリコンゲート電極は互に接続され
、共通蓄積グー）　Ｆｇとして周囲に対して絶縁され、
その上に配置された制御電極Ｇに容量的に結合されてお
シ、その制御電極Ｇは各行に共通である。それらはｎ型
にドープされたポリシリコンで作られていることが好ま
しい。
また直列接続の外側にある選択トランジスタＴｎ７およ
びＴｐｌはそれらの導電型がそれに隣接するメモリトラ
ンジスタＴｎ２或はＴｐ２とそれぞれ一致し、それらは
別々の行選択線ＺｎおよびＺｐを介して制御されること
も全ての実施例に共通である。
さらにｎ型にドープされた鳥屋の基体領域Ｗｎが行で配
置されるが、電流的には相互間で接続され、全メモリマ
トリックスに関して電位的に一体で制御されることも全
実施例に共通である。
メモリセルは充分に高い電界強度で蓄積ダートの下のイ
ンジェクタ装置の非常に薄い（約１０乃至２０　ｎｍ　
）　トンネル酸化層を通って流れるトンネル電流によシ
蓄積ｒ−）Ｆｇを再充電すること罠よってプログラムさ
れる。
インジェクタ装置は蓄積グー）　Ｆｇの区域内に配置−
され、第１図および第４図に示すような１個のインジェ
クタＩｎ或は第２図および第３図に示すような２個のイ
ンジェクタＩｎおよびＩｐより成るものでよい。インジ
ェクタＩｎは何れの場合にも直列接続のｎチャンネル側
にそのトンネル酸化層と共に位置している。すなわち、
ｎチャンネルメモリトランジスタＴｎ２のソース・ドレ
イン或はチャンネル領域内に位置している。
したがって、インジェクタＩｐはｐチャンネルメモリト
ランジスタＴｐ２のソース・ドレイン或ハチヤンネル領
域内のｐチャンネル側に配置されている。
第１図および第４図の実施例においてはインジェクタ装
置は回路の中央点で２個のメモリトランジスタＴｎ２お
よびＴｐ２の間に配置されており、第６図および第７図
に示されるようにｎチャンネルメモリトランジスタＴｎ
２のドレイン領域Ｄｎ２に１個の単独のインジェクタが
設けられている。この型式の実施例ではトンネル酸化物
Ｉｔを有するインジェクタＩｎはドレイン領域Ｄｎｌの
延長部Ａ上に設けられている。そのようなｎ型インジェ
クタは゛１″書込みＷｌならびに“０書込みＷＯを行な
う。伺故ならばトンネル酸化層Ｏの両側においてその上
にｎ型ポリシリコンの蓄積グー）　Ｆｇが配置され、そ
の下に単結晶ｎ型シリコンが配置されたｎ型ドープシリ
コンが設けられているからである。これらのｎ型ドープ
半導体は熱生成二酸化シリコンであることが好ましい１
０乃至２０　ｎｍの範囲の厚さを有するトンネル酸化層
を通って両方向にトンネル電子を送ることができる。
ＷＯｗ込み中、この発明によるＣＭＯＳメモリセルは、
読取シ線りが分岐している回路の中央点まで第２のビッ
ト線Ｙに供給される全プログラミング電圧Ｕｐをスイッ
チングによシ供給することを可能にする。同様にＷｌの
書込み中ゼロ電位Ｕｓｓは第１のピット線Ｘからｎヂャ
ンネルトランジスタＴｎｌおよびＴｎ２を経て中央点に
切換えられることができる。それ故中央点に単一のイン
ジェクタを設ければ充分である。しかしながら、これは
第２図および第３図の実施例には適用できない。
第２図の実施例においては、インジェクタ装置は第１の
インジェクタＩｎおよび第２のインジェクタ１ｐより成
シ、それぞれ同じ導電型のメモリトランジスタと選択ト
ランジスタとの間に配置されている。それに関してイン
ジェクタＩｎは蓄積グー）　Ｆｇへ流れる電子によシＷ
ノ書込みを行々い、一方インジェクタＩｐｉｊ：ｎドー
プデリシ＋１コンから成る蓄積ダートからその下に配置
されたｐ型ドーゾ基体領域２中へ流れる電子によるｗｏ
書込みを行なう。
第３図の実施例においては２個のメモリトランジスタＴ
ｎ２およびＴｐ２のそれぞれのチャンネル領域内にそれ
ぞれ１個のインジェクタが設けられている。Ｗノ書込み
中ｎチャンネルメモリトランジスタＴｎ２のチャンネル
は導電性にされ、それ故トンネル電流のために必要な電
子を再供供することができる。
この発明によるメモリセルの全ての実施例において、ｎ
チャンネル選択トランジスタＴｎｌのダート電極は行選
択線Ｚｎに行的に接続され、ｐチャンネル選択トランジ
スタＴｐｌのそれらは行選択線ＺｐＫ行的に接続されて
いる。
したがってプログラミング線Ｐを含めてメモリセルは全
部で３本のワード線を有する。これら３本のワード線お
よび第２のビット線Ｙを経て次の機能を行なうためにメ
モリマトリックス内のメモリセルの行または動的な制御
が行なわれる。
゛１″書込みによる行的な消去。
行中への個々のビットのパ０書込みＷＯによる行的なデ
ータ入力。
読取シ線りを介しての行的なデータ出力。
スタンバイＳｔ０ 例として表■は第５図に示すようなこの発明による４個
のＣＭＯＳメモリセル１１，１２．２１゜２２を使用す
る２×２メモリマトリツクスの行および列に関するプロ
グラミング計画を示す。
表Ｉにおいて機能欄中には次の略号が示されている。
”行１消去”を表わすＷｌ（１１，１２）”行１１＠込
み”を表わすＷｌ７（ＪＪ）それに加えて表■は各機能
に関連した基体領域Ｗｎの電位を示し、それらはマトリ
ックスの全ての行についＣ同じである。
表　　　　　■ 機能　　　　　　Ｘ　　　　　　　ＷｎＷＩ　　　　　
　　Ｕｌｌ　　　　　　Ｕｌｌ！＋ＷＯＵｓｓ　　　　
　　Ｕｐ ＲＵａｓ　　　　　　Ｕｄｄ Ｓ　ｔ　　　　　　　Ｕｓ　ｓ　　　　　　Ｕｓ　ｓ表
Ｈに示されたピッ）１ｆＭＸおよびＷｎは第１図乃至第
４図においてかっこで示され、したがってそれらは行或
は動的に割当てられているのではなく、各機能に応じて
全てのセルに同じ電位が供給されることを示している。
実際には典型的な電圧値は次のとおシである。
Ｕｐ＝２０Ｖ Ｕｄｄ＝　　　　５Ｖ Ｕｓｓ＝　　　ＯＶ プログラミング中および読取シ中の電圧供給は選択トラ
ンジスタＴｎｌおよびＴｐｌを介して制御される。
消去Ｗｌ中、選択トランジスタＴｎＪは行選択線Ｚｎに
Ｕｄｄを供給することによシアドレスされた行中で導電
状態に切換えられ、一方選択トランジスタＴｐＪはＵｄ
ｄが行選択ｆｆ１ＪＺｐに供給される時非導電状態に留
る。それ故、第１のビット線Ｘのゼロ電位はＴｎＪおよ
びＴｎ２を経てインジェクタＩに導かれる。Ｕｐが制御
ゲートＧに供給される時、これは容量結合によシ蓄積ダ
ートの電位を殆ど同じレベルに上昇させ、１’ｎ２をそ
のプログラミング状態に関係なく導電状態にし、全ての
実施例のメモリセルにおいてインジェクタのトンネル酸
化層に蓄ｆｆ１ｆ−）中に電子をトンネルさせるために
必要な電界強度を生成する。蓄積ダートにおけるこれら
の負電荷はメモリトランジスタＴｎ、？およびＴｐ２の
実効しきい値電圧を正方向にΔＵだけ変位させる。行の
全セルは消去される。
書込み動作Ｗｎ中、アドレスされた行の選択トランジス
タＴｎＪは非導電状態釦され、選択トランジスタＴｐｌ
は導電状態にされる。基体領域Ｗｎが同時に：ＵＩ）ま
で上昇することを考えれば、全電圧Ｕｐが第２のビット
線Ｙからインジェクタに供給できる。すなわち選択トラ
ンジスタＴｐｌを通シ、もし必要彦らばトランジスタＴ
ｐ２を通っテＴｐｌのソース側に供給できる。プログラ
ミング線Ｐを経て容量結合によって制御ゲートＧにおり
る電位Ｕｇｇ＝Ｏは同時に蓄積グー）　Ｆｇの電位を対
応して低下させ、蓄積グー）　Ｆｇからインジェクタに
下方に電子がトンネル効果で通シ抜けられるためにイン
ジェクタに必要な電界強度を生成する。そのピッ）＠Ｙ
がＵｐに接続されているアドレスされた行のそれらのセ
ルだけがフロラン・オフ（ｆ　ｌｏｗｎ　−ｏｆｆ　）
電子の数に比例したΔＵｔだけしきい値を低下すること
によって書き込まれる。関係する第２のビット線Ｙを経
てアドレスされた行の残シのセルに対してはＵｓｓ＝０
が供給される。この過程において、インジェクタの電位
は選択トランジスタＴｐｌのしきい値電圧の量に対応す
る正の値に留る。この値はこの場合に不所望であるプロ
グラミングを阻止するような充分な小さなものである。
読取動作Ｒ中、両選択トランジスタＴｎＪ　。
Ｔｐｌはアドレスされた行で導電状態になり、それ故メ
モリトランジスタＴｎ２およびＴｐ２よシ成るＣＭＯＳ
インバータは電圧を供給される。読取り線に接続されて
いるこのメモリ（または蓄積イバータ）の出力部におい
て、セルが消去されている場合、すなわちメモリトラン
ジスタＴｎ２およびＴｐ２の両者に共通である蓄積ｆ−
）がＷ１プログラミングに次いで負の電荷の余剰を有す
ることが示される時、電位Ｕｄｄが生じる。逆の場合、
セルがＷＯ書込み動作によって最後にプログラムされ、
蓄積ｆ−）が正電荷の余剰を有する場合には電位ｒＪｓ
ｇ＝ｏが読取９線上に生じる。
アドレスされない行においては両選択トランジスタは非
導通である。それ故アドレスされない行では列の読取シ
線の電位は撹乱の影響を受けない。
非揮発性メモリセルに関してアドレスされない行或は列
中の意図しないプログラミング或は消去動作によるメモ
リマトリックス中のデータの損失を避けることは重要な
問題である。そのようなデータの損失は近傍の行或はセ
ルにおける多数のプログラミング動作の累積効果によっ
てゆっ〈シと徐々に生じる。非常に多回数のデータ読取
υ動作後にもまた成る程度のデータ損失が現われる。
これを避けるためにプログラムされていないメモリマ）
　＋１ツクスのセルにおいて蓄積ダートとその下にある
インジェクタ電極との間に過剰な高い電位差が現われな
いことが必要である。
電気的に浮遊状態の蓄積グー）　Ｆｇの電位はそのプロ
グラミング電位に依存し、制御ゲートＧの電位に関係し
、プログラミングによって影響されるしきい値電圧変化
ΔＵｔと太きさは略々等しいが符号は反対である。した
がって対称的なプログラミングの場合に消去および書込
みされたセルの蓄積ダートの電位は制御ゲートＧの電位
と約−１ΔＵｔｌまたは＋１ΔＵｔｌだけ異なっている
。それ故良好なデータの保存を保障する最良の状態はイ
ンジェクタの電位が書込みおよび消去されたセルの２個
の蓄積ダート電位間の中央にある時、すなわちそれが制
御ケ゛−）Ｇの電位に等しい時に与えられる。
アドレスされない行の場合には、表１から認められるよ
うにプログラミング線Ｐは一般にゼロ電位Ｕｇｓを与え
られる。ｗｏｆ込み動作中、基体領域ｗｎがＵｐを与え
られる時、ｐチャンネル側のアドレスされない行のセル
はワード線Ｚｐに供給される電位ｔｒｐによって阻止さ
れる。今や、ＷＯプログラミング中、基体領域ＷｎはＵ
ｐを与えられているから、消去されたセルの場合におい
てインジェクタにおける電位は一方のｐ型基体中のれ＋
ｐ接合の逆電流と、他方のｎ型基体領域Ｗｎ中のｐｎ＋
接合の逆電流との間の競争によって２つの逆電流特性の
分配に対応して自己調整される。所望のゼロ電位がイン
ジェクタで生じることが全く確実であるためにインジェ
クタを囲むｎ＋ｐ接合の逆電流がトランジスタＴｐ２の
ドレイン領域Ｄｐ２のｐ　＋ｎ接合の逆電流よシ明確に
優勢であるように注意しなければならない。
それ故、この発明による、すなわち第１図乃至第３図に
示されたようなメモリセルにおいては、ｎ型のインジェ
クタを囲むｎ＋ｐ接合の区域内においてイオン注入処理
によってＴｐ２のドレイン領域りｐ２中のドレイン領域
のｐｎ接合の逆電流よシ約３０乃至１００倍大きくなる
ようにｎ＋ｐ接合の逆電流を増加させる作用をする再結
合中心を生成するとよい。
第４図に示すような実施例のメモリセルにおいては、こ
の間Ｍは別の方法で解決されている。
メモリトランジスタＴｎ２のドレイン側はデプレション
型の電界効果トランジスタＴｎ３　ヲ経テＵｉｓ＝０を
与えられている第１のピッ）ｉＸに直接接続されている
。このトランジスタＴｎＪのｒ−）電極も同様に第１の
ビット線Ｘに接続され、それ故そのトランジスタは定電
流源として接続されている。
ＴｎＪのチャンネル区域内の選択イオン注入によって、
このトランジスタのしきい値電圧はそのピンチ・オフ電
圧がいわゆるサラしきい値（Ｓｕｂｔｈｒｅｓｈｏｌｄ
　）領域にあるように変位される。イオン注入によって
ピンチ・オフ電流ハＴｐ２のドレイン側のｐ＋ｎ　８合
の逆電流の約３０乃至１００倍の大きさに調整される。
ｐドーゾ基体の基本的なドーピングに応じて硼素、砒素
、燐の何れかのイオンがこのイオン注入に使用される。
第１図に示された型式のメモリセルは第６図および第７
図に示されたように構成することができる。メモリマド
ＩＩツクスの一部上の第７図の上面図はトンネルインジ
ェクタＩｎＫ関してｎチャンネル側のＡｔ接点の位置を
除いては第６図に示された部分的断面図に対応するもの
である。
１行のメモリセルが限界線８と９の間に配置されている
。隣接行のメモＩ＋セルはこれらの線に対して鏡像反転
状態で配置されている。
第６図に示される型式の実施例ではとのＡｔ接点は２つ
のドレイン領域Ｄｐ２とＤｎ’との間に配置され、−１
第７図に示す変形例においてはドレイン領域として作用
する区域と読取υ線りのＸ形の交差線で示す接点区域と
の間のドレイン領域Ｄｎ２の延長部Ａに配置されている
。
第６図および第７図に示す実施例の製造においては、ｐ
ドープ牛導体基体１から出発する。
半導体基体１の表面にまずｎドープ基体領域２が拡散に
より形成され、その後、基体１の区域内或は基体領域２
の区域内にイオン注入およびそれに続く拡散によってｎ
型およびｐ型のソースおよびドレイン領域が順次形成さ
れる。それに絖いて、ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏ
ｎｓ　ｏｎ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ第１３
巻（１９６６年７月）第５６１頁乃至５６３頁に示され
たように８００区域がシリコンの酸化を妨げる窒化シリ
コンの酸化マスク層によシ覆われる。熱酸化によって厚
い酸化層３がネル絶縁層Ｉｔの選択エツチングに続いて
ダート酸化層がまずトランジスタＴｐｌ　、　Ｔｐ２　
、　ＴｎｌおよびＴｎｌのダート区域に次いでインジェ
クタの区域に酸化によって１０乃至１５　ｎｍの厚さに
生成される。この後、装置はｎドープ多結晶シリコンの
第１の層６で覆われ、それからトランジスタのダート電
極を有する行選択線および蓄積グー）　Ｆｇがエツチン
グで形成される。蓄積ゲートＦｇおよび制御グー）Ｇは
凹欠部４および５を設けられる（第７図）。
第１の層６の露出された多結晶シリコン表面をさらに熱
酸化し、それに続いて、再び装置の全面を覆ちて第２の
多結晶シリコン層７が付着され、それから制御ゲートＧ
が隣接メモリセルの制御ダートと性的に連続するように
加工され、それ故この層はプログラミング線Ｐとしても
使用できる。
外付酸化層の付着に続いて、行選択線Ｚｎ２およびＩｐ
２に垂直に１　ドレイン領域Ｄｎ２およびＤｐ２に接続
した読取シ線りおよび選択トランジスタＴｐｌのソース
領域に接続したビット線Ｙが装置上に付着されたＡｔ層
をエツチングして形成される。
メモリセルのｎドープ基体領域２はメモリマトリックス
を行方向に横断して延在しているが、電気的にはマトリ
ックスの外側で互に接続されている。第１のビット線Ｘ
はｎドープ領域の形成過程中に拡散によって形成され、
この実施例では行方向に延在している。ビット線Ｘには
電位Ｕｓｓが供給される。
第８図は第３図の実施例の型式のもののマスクのレイア
ウトを示し、それは２個のメモリトランジスタＴｎ２お
よびＴｐ２のチャンネル区域の中央にそれぞれ１個のイ
ンジェクタＩｎおよびＩｐを有している。この型式の実
施例では多結晶シＩＩコンの２個の導電層６および７が
付着される。最初に付着した層からビットａＸおよびＹ
を横断する方向に延在する行選択線Ｚｐ２およびＺｎ２
がエツチングされ、同時に蓄積ダート電極Ｆｇがエツチ
ングで形成される。
第８図ではイオン注入は標準のシリコンダート処理に従
って領域の製造中で行なわれ、それ故第７図の実施例と
異なシサプ拡散の線は抜がされる。隣接メモリセルのメ
モリセルは図示のメモリセルの制限線８および９を中心
に鏡像反転された状態で配置される。プログラミング線
Ｐが接続されている制御ダートＧは多結晶シリコンの一
番上に付着された層７からエツチングによって形成され
る。ｎドープ多結晶シリコンの構造的に下側の層６は第
８図では異なるものとして示されていないｎ＋およびｐ
＋領領域製造に必要な２つのイオン注入処理のためのマ
スクとして使用される。別々のフォトマスクが２個のイ
ンジェクタＩｎおよびＩｐの２個のトンネル絶縁層Ｉｔ
ｎおよびＩｔｐの製造に使用される。
ｎ型インジェクタを囲むｎ＋ｐ接合の逆電流を増加させ
るためのイオン注入はダート酸化の前か後の倒れかに実
施例の両方の方法において行なわれる。
【図面の簡単な説明】
第１図はこの発明の電気的にプログラム可能なメモ１１
セルの第１の実施例の回路構成を示し、第２図、第３図
および第４図は３個の別の実施例の回路構成を示す。第
５図は第１図、第２図。 第３図および第４図のメモリセルのプログラム可能なマ
トリックスとしての使用状態を示し、第６図は第１図の
メモ１１セルの集積構造を部分的断面図で示し、第７図
および第８図はそれぞれ第１図、第３図に示すメモリセ
ルのメモリマトリックス上の部分的上面図を示す。 Ｘ、Ｙ・・・ビット線、Ｚｐ　、　Ｚｎ・・・行選択線
、Ｌ・・・読取シ線、Ｐ・・・プログラミング線、Ｉｎ
、Ｉｐ・・・インジェクタ、Ｆｇ・・・蓄積デート、Ｇ
・・・制御ダート、１・・・基体、２・・・基体領域、
３・・・酸化層、６．７・・・多結晶シリコン。 ＦＩＧ、Ｉ Ｆｌ（３，２ Ｆｌ６．３ ＦＩＧ、４

Claims (9)

    【特許請求の範囲】
  1. （１）結合部分および電気的に浮遊状態の蓄積ダートを
    具備する蓄積部分よ構成り、蓄積ゲートが制御ダートに
    容量的に結合され、トンネル接合を有するインジェクタ
    装置によシ再充電可能に構成されている電界効果トラン
    ジスタのソース・ドレイン路の直列配置で形成され、こ
    の直列配置が第１のビット線と第２のビット線との間に
    設けられ、制御ダートがプログラミング線に接続されて
    いるメモＩＩマトリックスの部分を形成する電気的にプ
    ログラム可能なメモリセルにおいて、 前記蓄積部分は１対の相補型の電界効果メモリトランジ
    スタよ構成９、そのドレイン領域は導電ブリッジによっ
    て直列配置の中央点において互に接続されており、 メモ＋１　）ランジスタの蓄積ｆ−）は互に接続されて
    前記蓄積ダートを形成し、前記インジェクタ装置によシ
    再充電されることができる多結晶シリコンの連続層を具
    備しておシ、 前記制御ダートは互に接続されたメモ＋７　）ランジス
    タの制御ダートを具備しており、各メモリトランジスタ
    は同じ導電型の選択トランジスタのドレイン領域にその
    ソース側で接続され、 前記選択トランジスタは直列配置の結合部分を形成し、
    それぞれそのソース側が前記ビット線の１つに接続され
    、ダート電極が２つのワード線の１つに接続され、 前記メモリトランジスタのドレイン領域は前記直列配置
    の中央点においてマトリックスの１つの列に共通である
    読取シ線に接続され、ｎチャンネルトランジスタはｐド
    ープされた基体中に配置され、ｐチャンネルトランジス
    タはそれぞれｎドープされた基体領域（２）中に性的に
    配置され、前記基体領域は行に従って分割されていＺ・
    ことを特徴とする電気的にプログラム可能なメモリセル
    。
  2. （２）　　インジェクタ装置はｎチャンネルメモリトラ
    ンジスタ（Ｔｒ＋？）のｎｔ’−プされたドレイン領域
    内或はそのドレイン領域（Ｄｎ）の延長部（４）に配置
    されている第１のインジェクタを具備しており、 この第１のインジェクタは小表面型の各点にあり、前記
    ドレイン領域（Ｄｎ　）と前記蓄積ケ゛−ト（Ｆｇ）と
    の間にトンネル絶縁層（Ｉｔ）を有していることを特徴
    とする特許請求の範囲第１項記載のメモ１１セル。
  3. （３）前記インジェクタ装置はｐチャンネルメモＩＩト
    ランジスタ（Ｉｐ２）のｐドープされたドレイン領域内
    或はそのドレイン領域の延長部の何れかに配置された第
    ２のインジェクタ（Ｉｐ）を備えていることを特徴とす
    る特許請求の範囲第２項記載のメモリセル。
  4. （４）前記インジェクタ装置は前記メモリトランジスタ
    の一方（Ｔｎ、？）のｎドープされたソース領域内或は
    その延長部（Ａ）の何れかに配置された第１のインジェ
    クタ（ｉｎ）と、前記メモリトランジスタの他方（Ｉｐ
    ２）のｐドープされたソース領域内或はその延長部（４
    ）の何れかに配置された第２のインジェクタ（ＩＰ）と
    を具備し、それら第１および第２のインジェクタ（Ｉｎ
    　、　Ｉｐ　）はそれぞれソース領域の表面と蓄積グー
    ）　（Ｆｇ）との間の薄いトンネル絶縁層（Ｉｔｎ　、
    　Ｉｔｐ　）の小表面型式によシ画定されていることを
    特徴とする特許請求の範囲第１項記載のメモリセル。
  5. （５）前記インジェクタ装置は、ｎチャンネルメモリト
    ランジスタ（Ｔｎ２）のソース領域トドＶイン領域との
    間のチャンネル、領域内に配置された第１のインジェク
    タ（Ｉｎ）とそれに加えてｐチャンネルメモリトランジ
    スタ（Ｉｐ２）のチャンネル領域内に配置された第２の
    インジェクタ（Ｉｐ）とを具備し、それら第１および第
    ２のインジェクタ（Ｉｎ　、　Ｉｐ　）はダート酸化層
    のチャンネル領域のそれぞれの点において薄いトンネル
    絶縁層（Ｉｔｎ　、　ｆｔｐ　）によってそれぞれ画定
    されていることを特徴とする特許請求の範囲第１項記載
    のメモ１１セル。
  6. （６）　　ｎチャンネルメモリトランジスタ（Ｔｒｂ２
    ）のｎドープされたドレイン領域とｐドープされた基体
    との間のｎ＋ｐ接合は電圧Ｕｐ　＝　２０　Ｖにおいて
    ｐチャンネルメモ１１　）ランジスタ（Ｉｐ２）のｐド
    ープされたドレイン領域とｎドープされた基体領域（Ｗ
    ｎ　）との間のｐ＋ｎ接合の３０乃至１００倍大きい逆
    ■、流を有することを特徴とする特許訴求の範囲第１項
    乃至第５項の倒れか記載のメモリセル。
  7. （７）拡大された逆電流は外部イオンの局部的イオン注
    入によって生成されている特許請求の範囲第６項記載の
    メモ１１セル。
  8. （８）　　ｎチャンネルメモリトランジスタ（Ｔｎ２）
    のｎドープされたドレイン領域はデゾレション型のｎチ
    ャンネル電界効果トランジスタ（Ｔｎ３）を介してｎチ
    ャンネル選択トランジスタ（’ｌ’ｎＬ）のｎドープさ
    れたソース領域に接続され、そのケ゛−ト電極は同様に
    ｎチャンネル選択トランジスタ（’ｒｎＺ）のソース領
    域に接続され、そのピンチオフ電流はサブしきい値範囲
    にあることを特徴とする特許請求の範囲第２項または第
    ３項記載のメモリセル。
  9. （９）　　ｎチャンネル電界効果トランジスタ（Ｔｎ、
    ？）のピンチオフ電流はｐチャンネルメモリ←吟トラン
    ジスタ（Ｔｐ、？）のｐドープされたドレイン領域のｐ
    ＋ｎ接合の逆電流の３０乃至１００倍であるようにイオ
    ン注入によって調整されていることを特徴とする特許請
    求の範囲第８項記載のメモリセル。 ０１　トンネル絶縁層が熱成長二酸化シリコンから成シ
    、１０乃至２０　ｎｍの範囲の厚さであることを特徴と
    する特許請求の範囲第２項記載のメモリセル。
JP58168511A 1982-09-15 1983-09-14 Ｃｍｏｓメモリセル Pending JPS5972162A (ja)

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