JPS5972166A - モノリシツク半導体集積回路デバイス用複数導体層構造 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高いブレークダウン電圧を有するモノリシック
半導体集積回路デバイス用の複数導体層構造に関する。

従来の典型な集積回路（ＩＣ）構造においては、モノリ
シンク、接合絶縁半導体設計が一般に用いられている。

通常の処理に対しては、このようなデバイスは動作の上
限として約４０ボルトに制限されている。しかし、基本
的なデバイスは一般に１２０ボルトヲ超えるダイオード
ブレークダウン限度を有し、かつ従来のプレナーデバイ
スの処理は矛盾なくこのような高電圧デバイスを与える
ことができる。４０ボルトの限度が広げられれば、ＩＣ
設削の現在利用できない数多くの用途に利用できるよう
になる。ＩＣ電圧を制限している１つの共通の問題は接
合上を通っているメタライゼーションによって生じる周
知のＰ−Ｎ接合ブレークダウン電圧低下である。このメ
タライゼーションがバイアスされた時に、電界は急激に
接合ブレークダウンを低下させる。例えば、Ａ−Ｓ、Ｇ
ｒｏｖｅ著（７）　ｒＰＨＹｓＩｃｓ　ＡＮＤ　ＴＥＣ
ＨＮＯＬＯＧＹ　ＯＦＳＥＭＩＣＯＮＤＵＣＴＯＲＤＥ
ＶＩＣＥＳ　Ｊ　（Ｊｏｈｍ　Ｗｉ　１ｅｙａｎｄ　５
ｏｎｓ、　１９６７）を参照されたい。第６１１頁から
始凍る章がこの現象を詳述している。１００ボルトのバ
イアスレベルにおいて、ダイオードブレークダウン電圧
は、ＩＣ特性に重大な影響を有する広範囲にわたって変
調できることがわかる。ＩＣデバイス及び構成について
の基本的な情報にっいては、Ａｌａｎ　Ｂ、　Ｑｒｅｂ
ｅｎｅ著のｒ　ＡＮＡＬＯＧＩＮＴＥＧＲＡＴＥＤ　Ｃ
ＩＲＣＵＩＴ　ＤＥＳＩＧＮＪ　（ＶａｎＮｏｓｔｒａ
ｎｄ　Ｒｅ１ｎｈｏｌｄ　Ｃｏｍｐａｎｙ＋　１９７２
）が参照できる。第３８６頁から始まる「高電圧回路」
についての章は、１００ボルトＩＣ設計を形成するため
に、従来のＩＣフィールドプレートを使用することを述
べている。

本発明の目的は、ＩＣ上に２層導体構造を用い、これに
よフ高電圧メタンイゼーションがＰ−Ｎ接合からシール
ドされることである。

本発明の別の目的は、Ｐ−Ｎ接合グレークダウン電圧を
変岬する高電圧メタライゼーションの下で静電シールド
として機能するように、低電圧で動作するＩＣ上に第１
の層導体を用いることである。

これらの及び他の目的は、がなり低い電圧で動作するよ
うに設計されがっブレナーデバイス構造とコンパチブル
である第１の導体層を用いることにＪ：す、Ｐ−Ｎ接合
絶縁モノリシックＩＣに実現される。第１の層は好適に
は導電性にドーグされた多結晶シリコンである。第１の
層は適当力絶縁物で覆われ、次に第２の金属層は好適に
は通常のプレナーデバイスアルミニウムであり第１の層
上に付加される。第１の層は下層のＰ−Ｎ接合を覆うよ
うに形成され、特に高電圧メタライゼーションの下にあ
るＰ−Ｎ接合を覆う。このメタライゼーションは第２の
金属層に制限される。この構造は生に高電圧ＰＮＰラテ
ラルトランジスタに適するか、高電圧バーチカルＮＰＮ
デバイス及び高電圧抵抗にも応用できる。

実際に、高電圧で動作されるＰ−Ｎ接合は、導電性のシ
ールド層の介在によって上層のメタライゼーションをブ
レークダウン変調からシールドできる。

第１図は従来のラテラルトランジスタ構造を示す図であ
る。第２図は線２−２に沿ってとられた第１図の断面図
である。部分１０は半導体ウェハーの一部分を表わし、
この中にＩＣが従来の周知のプレナーバイボーラ構造技
術を用いて製造されている。典形的には、部分１０はＮ
形シリコンであり、通常はＰ形基板ウェハー１１上にエ
ビクキシャル成長される。図示されていないが、デバイ
スは通常はＰ形絶縁拡散領域により囲まれている。

Ｎ十埋込層１２は通常は能動デバイスの下にある。

矩形の拡散１３は１４に円形中心孔を有するトランジス
タのコレクタを形成している。丸いエミッタ１５はコレ
クタの孔の内側に位置している０メタライゼーシヨン１
６はエミッタ１５に重なるように形成され、半導体にオ
ーム接触している。ここでは孔１７が、通常牛導体表面
を覆っているプレナー酸化物１８を介してエツチングさ
れている。

メタライゼーション１９は、酸化物１８を通してエンチ
ングされた孔２０を介して接触するコレクタ電極を形成
している。拡散１６及び１５はＰ形であり、半導体構造
中に約６ミクロン広がっており、かつＮＰＮ）ランゾス
タのベース拡散として識別される。およそ２．５ミクロ
ンの深さの共形なＮＰＮ）ランジスタのエミッタ拡散で
あるＮ十領域２２は、ラテラルＰＮＰ　）ランジスタの
ベースとして機能するＮ形エピタキシャル半導体材料と
抵抗性接触する○メタライゼーション２３は酸化物１８
を通してエツチングされた孔２４にょフォーミンクベー
ス電極接続を与える。

動作について説明する。エミッタ１５は、このエミッタ
１５とコレクタ孔１４との間に存在する周辺Ｎ形ベース
領域中に少数キャリア（正孔）を放１ｆｊＴる。この少
数キャリアはベースを通った後孔１４で集められ、メタ
ライゼーション１９内の電流として現われる。

従来のラテラルトランジスタのプラクテイスによれば、
エミッタ金属１６は能動トランジスタベース領域上にの
びこれヲ稜うように構成される。

プレナー酸化物の頂部上のメタライゼーションがＰ　−
Ｎ接合を横切るところでは接合ブレークダウン電圧が変
更できることが知られている。典形的な低電圧ＰＮＰラ
テラルトラ／シスタにおいては、これは要因ではない。

しかし、コレクターベース接合が例えば約４０ボルトを
越える大きい逆電圧で動作されるべき時は、第１図及び
第２図の構造は問題がある、いくつかのＩＣの設計にお
い−Ｃは、ニーず−が１２０ボルトまでの電圧でいくつ
かの接合を動作させたいだろう。典形的な例はよく知ら
れているＬＭ３９ｆである。

高電圧接合が開発されるべきところでは、第６図の構造
が用いられて来た。このクラスのデバイスでは、エミッ
タ１５′−コレクタ１６′の間隔はコレクタにより発生
された電界がベース領域を通って達しないほど十分に太
きく形成され、またコレクタ１６′はその接合がエミッ
タメタライゼーションの下を通らないように形成されて
いる。図示されていないが、第６図のデバイスはコレク
タ拡散１６′ヲ完全に覆うようにのびたコレクタメタラ
イゼーション１９を有している。また、所望であれば、
接点孔２０は接触抵抗を減らすために馬蹄形にのびるこ
とができる。第６図のＰＮＰラテラルトランジスタは高
コレクタ電圧で動作するように形成できるが、その構成
は実質的にデバイスのβつま９ベース−コレクタ電流利
得をより低くするように作用する。第１図のトランジス
タの典形的なβは１００程度に高いが、１００ボルトよ
り大きい電圧で動作するように構成された第６図のデバ
イスのβは１０程度に低い。回路設計の点がらは、この
後者の数字は許容できないほど低い。２つのこのような
ＰＮＰが整合することを要求された場合には、コレクタ
拡散における出口孔が整合を低下させる。

以下に図面を参照して本発明について詳細に説明する。

第４図は本発明の多重層導体構造を用いた高電圧ＰＮＰ
ラテラルトランジスタを示している。第５図は線５−５
でとられた第４図の断面図である。

要素の番号は第１図ないし第６図と同じ要素については
同じ番号が使用される。

ウェハ一部分１０はＰ形基板ウェハー１１上に成長した
エピタキシャル半導体層を示している。

能動トランジスタは低抵抗性埋込層１２上に構成されて
いる。

Ｐ形拡散１５′はトランジスタのエミッタを生成し、こ
れは第１図−第２図に示すものと同様のＰ形コレクタ拡
散１′５により完全に囲まれている。

しかし、高電圧デバイスが所望されているので、エミッ
ターコレクタ間隔は第６図のものよりも大きい。

まず孔内及び２０が酸化物層１８中にエツチングされ、
次に第１の導電Ｎ３０が製作中の半導体ウェハー上に形
成される。好適にはこの第１の導電層は多結晶シリコン
から成り、この多結晶シリコンは周知のＣＶＤ法あるい
は同等の手段を用いて蒸着される。この第１の導電層は
約０．５ミクロン厚に形成され、（蒸着の後に）ホウ素
雰囲気にさらすことによりこれを導電性にするためにポ
ウ素でドープされる。別に、ホウ素ドーピングは一緒に
蒸着でもできる。孔１７及び２ｏが形成されたところに
は、第１の導電層が露出されているシリコンとオーミン
ク接触する。第１層の導体は次にホトリングラフイーに
よってエツチングされ、電極３０及び６１を形成する。

これらの電極はそれぞれコレクタ１３及びエミッタ１５
′の拡散にオーム接触しかつこれを覆っている。

次に、第１の層の導体は絶縁層３２により覆われる。こ
れはドープされたあるいはドープされない蒸着窒化物あ
るいは酸化物であり、あるいは酸化物が多結晶シリコン
上に成長される。この後者の場合には、層６２は電極６
０及び６１の表面上にだけ存在する。層６２は望ましく
は約０．６ミクロン厚さに形成される。次に、孔６３が
通路として作用するようにホトリソグラフィーによって
直接にエミッタ接点６１上に層３２内にエツチングされ
るＤ同時に、孔２４も拡散２２と一致してこれへの接点
として機能するように層１８及び３２中にエツチングさ
れる。次に、通常のメタライゼーション層が通常のゾレ
ナーＩＣ技術に基づいて設けられ、ホトリソグラフィー
によって電極２６及び６５を形成するためにエツチング
される。この金属は共形的には約１ミクロンの厚さまで
蒸着されたアルミニウムである。

電極６０は図示のように横方向にのび他の回路要素と接
触する。別に、径路（図示せず）が層６２を通ってエツ
チングでき、そのため上側のメタライゼーション層に向
かって接点が所望のところにはどこでも形成できる。

コレクタ電極６０はコレクタ拡散１６とオーミック接触
をし、またコレクターベース接合が完全に電極６０によ
って覆われ、ここではそれが半導体の表面に交差してい
ることがわかる。このように、接合上の酸化物の上を通
る最も近い導体はコレクタ電位にある。このことは、接
合ブレークダウ・ン電圧が層１０の拡散及び抵抗率に、
ｌ：９決定されることを保障する。エミッタ金属３５が
コレクタ接合上を通る場合には、導体６０はシールドと
して機能し、コレクターベース接合のブレークダウン電
圧はエミッタ電位によっては影響されない。

第６図は半導体材料の絶縁領域内に形成されたＰＮＰラ
テラルトランジスタを示している。トランジスタのエミ
ッタ及びベースの配線が絶縁接合と交差するところでは
、第１の導電層シールドは接合をシールドし、かつ印加
されたエミッタ電圧及びベース電圧に・関係なくその高
電圧ブレークダウン特性を維持するように作用する。部
分１０はシリコンウェハー表面のＮ形エピタキシャル材
を表わしている。エミッタ拡散１５′及びコレクタ拡散
１６及びベース接点拡散２２は第４図及び第５図につい
て説明されたものと同じである。このトランジスタはヘ
ビードープされたＰ形路縁リング４０により他のＩＣ要
素から絶縁されているＰＮ接合である。このリング４０
はＮ形材料の絶縁タブを形成するようにＮ形エピタキシ
ャル層を完全に貫通している。第１の層の導体６０はコ
レクタ拡散１６を覆っているだけでなく、エミッタ及び
コレクタ金属が領域４１及び４２においてそれの上を通
るその絶縁接合上を通るようにのびている。

この形式の構成は、Ｎ形材料の絶縁タグが絶縁リング４
０に対して高い電圧で動作しなければならないところで
有用である。このような条件の下では、ベースメタル２
６は絶縁リングに対して高い正の電位にある。ベースメ
タル２３はコレクタメタル３０に対して正にバイアスさ
れ、エミッタメタル６５は通常はわずか１ポルト高い。

第７図は２つの導体層のシステムがどのように通常のＮ
ＰＮバーチカルＩＣバイポーラトランジスタに応用でき
るかを示している。第８図は線８−８に沿ってとられた
第７図の構造の断面図であある。ウェハーの部分１ｏは
Ｐ形基板ウェハー１１上の通常のＮ形エピタキシャル層
である。ヘビードープされたＰ形路縁リングは４４で示
されている。Ｎ形埋込層１２がこのトランジスタ構造の
下にある。トランジスタのベースはＰ形拡散４５にＪ：
り形成されている。ヘビードープされたＮ形エミッタ拡
散４６はベース４５内に形成されている。エミッタ形の
材料のコレクタ接点４７はＮ形エピタキシャル材料にオ
ーミック接触をする。

孔が下層のシリコン４８．４９及び５０に接触するよう
にプレナー酸化物１８全通してエツチングされ、それぞ
れエミッタ、ベース及びコレクタに接点を与える。第１
の層の導体５１は孔４９でペース４５に接触するように
設けられている。この導体はその全周にわたってペース
−エミッタ接合に重なり、かつコレクタメタルがその上
を通る領域５２で絶縁接合を覆うようにのびている。導
体５１は前述のように第２のメタル層から電気的に絶縁
されるように絶縁層３２で覆われている。第２のメタル
電極５６及び５４が通常の方法で４８及び５Ｄにおける
エミッタ及びコレクタ接点として、このトランジスタに
設けられ、第１の層導体５１及び他の要素（図示せず）
と接触するようにＩＣ上をのびている。コレクタメタル
５４は絶縁リング４４に対して絶縁Ｎ形エピタキシャル
タブと共に高い正の電位にあるのでシールドは必要とさ
れない。リング４４ではコレクタメタルが５２における
絶縁接合上を通る。図示のコレクタメタル５４の下の第
１の導体層５１ののびた部分がこのシールドを形成する
。

第９図は本発明がいかに拡散ＩＣ抵抗にＬ用できるかを
示している。部分１０は、その内部にＰ形イオン注入あ
るいは拡散５６が形成されているＮ形エピタキシャル層
の表面を表わしている。このような抵抗が高電圧で動作
されるべきである場合には、この抵抗は、周知の犬がく
わえた骨のような構成で拡張端を結合している長い狭い
部分を備えることになる。端部接点５７及び６０はプレ
ナー酸化物を介してのび、抵抗接点を形成する。

図示の場合には、接点５７の端部は、第１の導電層５８
とオーミンク接触をなす低電位端である。

層５８は全抵抗接合の周囲を覆うようにのびている。第
２の層のメタル５９は、第１の導体層５８の輪郭の内側
に存在するように、図示の抵抗の最高のつまり最も正の
電位の端に限定される。抵抗接触６０はメタル５９を抵
抗要素の他端に結合する。このように、メタル５９が領
域６１において抵抗接合と交差するところでは、この接
合はメタル５８によりシールドされる。図示されていな
いが、抵抗構造は、しばしば高い値の抵抗に使用される
ピンチ領域を形成するために上層のＮ十層を備えている
。

【図面の簡単な説明】

第１図はラテラルＰＮＰ　）ランジスタの一般に使用さ
れる従来のＩＣ形式を示す図、第２図は第１図のトラン
ジスタの断面図、第６図は高電圧ラテラルトランジスタ
の従来のＩＣ形式を示す図、第４図は本発明の高電圧ラ
テラルＩＣ）ランジスタを示す図、第５図は第４図のト
ランジスタの断面図、第６図は個別の高電圧ＰＮＰラテ
ラルＩＣトランジスタに適用されている本発明を示す図
、第７図は個別の高電圧ＮＰＮバーチカルＩＣ）ランジ
スタに適用された本発明を示す図、第８図は第７図のト
ランジスタの断面図、第９図は高電圧ＩＣ抵抗に適用さ
れた本発明を示す図である。 １０：半導体ウェハー　１１＝Ｐ形基板ウェハー１２：
Ｎ十埋込層　　　１６：拡散 １４：コレクタ　　　　１５：エミッタ１６．１９，２
３：メタライゼーション１７．２０：孔　　　　１８：
プレナー酸化物２２：Ｎ十領域　　　　３０，３１：電
極特許出願人　　ナショナル・セミコンダクタｍ−コー
ポレーション （外４名）

Claims (1)

1. 【特許請求の範囲】 （１）　　メタライゼーションラインがＰ−Ｎ接合を交
   差するように絶縁酸化物の頂部上に形成され、これによ
   ジメタライゼーションライン上の電位が前記接合のブレ
   ークダウン電位を変更できるような、モノリシック半導
   体集積回路デバイスに使用する複数導体層構造において
   、 前記絶縁酸化物の頂部上に配置されかつ少なくとも前記
   接合の１部を覆うように周回された導体の第１の層、 前記第１の導体層と前記半導体の第１の部分との間にオ
   ーミック接触をつくる手段、 導体の前記第１の層の頂部上に配置された絶縁コーティ
   ング、 前記絶縁コーティングの頂部上に配置され、かつ前記接
   合が前記第１のメタル層により覆われているところだけ
   前記接合上を通るように周回された第２のメタル層、及
   び 前記第２のメタル層と前記半導体の第２の部分との間に
   オーミック接触をなし、これにより前記第２のメタル層
   上の電位が前記接合のブレークダウン電圧を変更しない
   ようにする手段、から成るモノリシック半導体集積回路
   デバイス用複数導体層構造。 （２、特許請求の範囲第１項において、前記第１の導体
   層が前記接合の全体を覆うように広がっているモノリシ
   ンク半導体集積回路デバイス用複数導体層構造。 （３）　　特許請求の範囲第２項において、前記集積回
   路デバイスがエミッタ・ベース及びコレクタを有するラ
   テラルＰＮＰ　）ランジスタであり、前記第１の層の導
   体が前記コレクタとオーミック接触をなし、かつ前記エ
   ミッタの第２のメタル層がその上を通っているベース接
   合に対して前記コレクタをシールドしているモノリシッ
   ク半導体集積回路デバイス用複数導体層構造。 （４）特許請求の範囲第６項において、前記集積回路デ
   バイスが前記ＰＮＰ）ランシスタのまわりを取口む絶縁
   拡散を備えたラテラルトランジスタであり、前記第１の
   層の導体が更に、前記第２のメタル層のエミッタ及びベ
   ース電極がベース上を絶縁接合に向けて通っているその
   エミッタ及びベース電極の下に横にのびているモノリシ
   ンク半導体集積回路デバイス用複数導体層構造。 （５）特許請求の範囲第２項において、前記集積回路デ
   バイスが、コレクタの半導体材料内に形成されたエミッ
   タ及びベース拡散電極を有するバーチカルＰＮＰ　）ラ
   ンジスタであり、前記第１の導体メタルが前記ベースと
   オーミンク接触しかつベースコレクタ接合を完全に覆う
   ように広がって因るモノリシンク半導体集積回路デバイ
   ス用複数導体層構造。 （６）特許請求の範囲第５項において、前記集積回路の
   デバイスが更にヘビードープされた絶縁材料の周囲領域
   を備え、前記第１の導体層が、第２のメタル層のコレク
   タメタライゼーションがその上を通っているコレクター
   絶縁接合を覆うように広がっているモノリシンク半導体
   集積回路デバイス用複数導体層構造。 （７）特許請求の範囲第２項において、前記集積回路デ
   バイスが前記半導体の表面に形成された抵抗であり、前
   記第１の導体層が抵抗接合を完全に覆うように広が９か
   つ前記抵抗の最低電位端にオーミック接触しており、こ
   れにより前記第１の導体層が、前記抵抗の最高電位端に
   接触している第２の層のメタルから抵抗一基板接合をシ
   ールドするモノリシック半導体集積回路デバイス用複数
   導体層構造。