JPS5972700A - デコ−ダ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、ジョセフソン素子を使用したデコーダ回路に
関するものであり、特にジョセフソン・メモリで使用す
るに適したデコーダ回路に関するものである。

〔発明の背景〕

従来からジョセフソン・メモリ甲のデコーダ回路のいく
つかが既に知られている。第１図は、ｌ３ＦＪＪｏｕｒ
ｎａｌ　ｏｆ　５ｏｌｉｄ　５ｔａｔｅ　Ｃｉ；−ｃｕ
ｉｔｓ１９７８年ｌＯ月号Ｓ　Ｃ−１３５９１〜６００
頁に記載されている、いわゆるツリー・デコーダ回路で
ある。この図で、Ａ　Ｄ　Ｒｏ等は外部からのアドレス
入力信号であり、ＡＢｏ等はアドレス・バッファ回路で
あり、Ａｏ、Ａｏ笠は、アドレス・バッファのそれぞれ
肯定、否定出力である。ＰＳは電圧−源でありＪ。、Ｊ
ｏ等はジョセフソン・スイッチング素子である。この回
路の動作毛・簡単に説明すると以下のようになる。今、
アドレス入力ＡＤＲ８ＡＤＲ１が共に肯定であると仮定
すると、その肯定出力Ａ。、Ａ１に出力、つまり電流が
流れ、否定出力Ａ。、Ａ１　　には電流は流れない。こ
の電流に応答して、１個のジョセフソン素子Ｊ。と２個
のジョセフソン素子Ｊ１とが有限電圧状態へとスイッチ
し、ある有限の抵抗値を示すこととなる。一方、残りの
ジョセフソン素子、Ｊｏおよび２個のＪ、は零電圧状態
となるので、その抵抗値はＯである。従って電源ＰＳか
らの電流は起電導状襲にあるパス（この国では一番上方
に書かれているパス）を通り、メモリセル・アレーの一
番上方の行に対しても、それぞれ対応するプレーの一行
が選択される。重子では、説明を簡単にするため、４中
１の選択を行なうデコーダを例示したが、勿論同様な方
法でデコーダのサイズを大きくできることは当業者には
明らかであろう。

このツリー・デコーダの特徴は、電源を一個しか使用し
ないので、非常に低消費電力の回路を構成できることで
ある（所要電流　工。とすると、電源としてＥ＝■ｏＲ
ｔが必要となり、消費電力はＰＷ＝　Ｉｏ”　Ｒｔとな
る）。しかし、第１図において電圧源ＰＳからの電流工
は、抵抗Ｒ，（通常は起電導体より構成される伝送線の
特性インピーダンスＺ。と等しくとられる）を通過した
後、分枝点Ｂｏで三分（１部は再びＲの方へ反射される
ので）され、有限電圧状態にあるＪ。へと向った電流は
Ｊｏで反射されて戻ってくる。戻ってきた電流は分枝点
Ｂ。で三分され、抵抗Ｒへ向うもの、反射されて再びＪ
。へ向うもの、Ｅｏを通過してＪ。

へ向うものと分れる。同様なことが分枝点Ｂ１゜Ｂ１′
でも生ずる。また、Ｊｏ、Ｊ、を通過した電流は、メモ
リセル・アレーを通過した後、接地点で１００％反射さ
れ、逆に戻ってくる。戻ってきた信号電流は有限電圧状
態にあるジョセフソン素子または分枝点に到達すると再
び反射される。反射された電流は、更に分枝点または有
限電圧状態にあるジョセフソン素子により反射を繰返し
ながらメモリセルアレーを通って接地点に達すると、再
び１００％反射されて戻っていく。このように、ツリー
・デコーダでは、いたるところで電流の反射が生ずる。

メモリが小容竜のうちはこのような反射が生じても比較
的速く波形の振動がおさまるが、１Ｍビット（１０２４
Ｘ　１０２４）以上といった大容量メモリ・チップでは
、反射のために波形がおさまるまでの時間が大きくなり
、せっかくのジョセフソン素子の高速性を活かせなくな
ってしまう。

ジョセフソン素子を使用したデコーダ回路として、この
他に、特開昭５２−６８３５４号記載のデコード回路（
第２１聞）が知られている。第２図において、ＡＢＳは
複数個（この１閉の場合は４個）のアドレス・バッファ
回路であり、Ａ　Ｄ　Ｒｏ等は外部からのアドレス入力
信号であり、Ａｏ、Ａｏ等は各アドレス・バッファ回路
のそれぞれ前足および否定出力である。また、Ｊｏｏ、
Ｊｏ　等はジョセフソン・スイッチング素子であり、Ｒ
，は、伝送線特性インピーダンスにほぼ等しい終端抵抗
である。今、アドレス出力Ａ。、Ａ、、Ａ２．Ａ３に電
流が流れるようなアドレスが入力されたものとしよう。

この場合、ＡＯＩ　Ａ１１　Ａ２１　Ａ３が発生する磁
界の影響を受ける位置に配置されているジョセフソン素
子は有限電圧状態にスイッチする。一方、Ａｏ。

Ａ、、Ａ２．Ａ３には電流が流れないので、その磁界の
影響を受けるように設計されているジョセフソン素子は
超電導状襲に留まる。したがって、第２図において、一
番左側の縦バスに接続されている４個のジョセフソン素
子Ｊ。０　！　’０１１　Ｊ０２１　Ｊ０３は全て超電
導状態となるが、その他１５個のパスでは少なくとも１
個のジョセフソン素子が有限電圧状態となる。その結果
、一番左のパスにはＩ。

＝Ｅ／２Ｒ，（Ｅは電圧源の電圧であり、一定の１８を
得るには第１図のＥの２倍必要とされる）の電流が流れ
るが他のパスにはＥ／　（２Ｒ，＋　Ｒ，）（ＲＪは有
限電圧状態のジョセフソン素子の等価抵抗値）しか電流
が流れない（この電流値は設計度である。）その結果、
一番左のパスの電流により制御される出力ジョセフソン
素子Ｊｏ　は有限電圧状態にスイッチするが、その他１
５個のジョセフソン素子Ｊ１〜Ｊ１５は超電導状態に留
まる。この出力ジョセフソン素子の状態に応じてメモリ
セル・アレーの一行または一列を選択することが出来る
が、その選択機構の詳細については尚業者には明らかで
あろうし、また本発明そのものの範囲にも関係しないの
で、ここでは説明しない（例えば、ｌ５ＳＣＣＤｉｇ、
Ｔｅｃｈ、　Ｐａｐｅｒｓ　、　１９７８ｐｐ６０〜６
１参照）。

以上の動作説明から明らかなように、このデコーダ回路
では信号の反射が殆んど生じないため、非常に高速の動
作が藺待できる。しかし、このデコーダ回路の欠点は消
費電力が非常に大きくなることである。つまり、超電導
状態のパスに流れる電流は通常■。−２ｍＡ程度に設計
される。一方、有限電圧状態のパスにはその約−桁小さ
い電流つまり０．２ｍＡ程度の電流が流れる。ジョセフ
ソン素子を使用した実用的なメモリセル・アレーとして
は最低Ｉ　Ｍビット程度と考えられるが、この場合、セ
ルアレーのサイズは１．０２４Ｘ１．０２４となる。つ
まり、デユード回路の１０２４個のハスのうち一個が超
電導状態、残り】０２３個が有限電圧状態となる。つま
り、有限電圧状態のパスには各々０．２ｍＡ程度が流れ
るから合計で約２００ｍＡの電、流が流れ、選択された
パスに必要な２ｍＡに比べ、実に１００倍もの錐駄電流
が流れる。その上、電圧が２倍必要とされるため、消費
電力は２００倍くうことになる。この事情はメモリ容量
が更に大きくなると、更に悪化していく。

〔発明の目的〕

したがって、本発明の目的は、ツリー形と同程度の消費
電力でありながら、・薫２図の回路に近い高速性を備え
たデコーダ回路を提供することである。

〔発明の実施例〕

さて実施例を参照しながら、本発明を説明していこう。

第３図は、本発明の一実施例である。ＡＢｏ〜ＡＢ２　
はアドレス・バッファでありＲＴＡＩ　ＲＴｌ〜Ｒ，は
伝送線特性インピーダンスにほぼ等しい終端抵抗であり
、Ｊｏｏ、Ｊｏ　　等はジョセフソン素子である。ＰＳ
は電圧源である（電圧源の場合ＲＴ□が直列に挿入され
るが、電源としてはＲｏｌを並列にもった電流源でも勿
論よい。）電源ＰＳ等は、ジョセフソン素子をラッチン
グ型に設計するか非ラッチング型に設計するかなど設計
思想に従って、パルス型の電源でもよいしＤＣ型の電源
でもよい。どちらの型にするかは、高速性、設計の容易
さ、システム全体の消費電力その他の設計条件を考慮し
て当業者が決定できる。このことは、従来型の第１図、
第２図のデコーダについても同様である。したがって以
下の説明では説明を簡単にするために、ＰＳは一部パル
ス電源であるものとして説明するが、ＤＣ電源であって
も動作は全く同じであり、本発明はパルス電源動作に限
られない。

さて、今やはリパッファ出力Ａ。、　Ａ１．　Ａ２に電
流が流れるようにアドレス人力ＡＤＲｏ、ＡＤＲ。

が印加されているものとすると、第２１．９に関連して
説明したと同様に、一番左のパスだけが超電導犬態とな
り、その他残りのパスは全て有限電圧状態となる。この
状態でＰＳから電流が流れてくると電流はまず点Ｐ１で
上方と右方とに分かれまた一部は左方へと反射される。

上方へ分流した電流は出カシ言セフツユ／素子Ｊ。をス
イッチングさせて点Ｐ。に現われる。ＰｏＫ３１１ｉ、
われた電流は左方と右方に分かれ、更に一部は反射され
て上方に戻ってくる。ところで第３図かられがるように
　Ｐ。

ないしＰ。点から横方向に進む電流は、有限状態ｉ／Ｃ
アル各ハスから多少の反射を受けるものの殆んどが終端
抵抗に達するので反射されてこない。一方、Ｐｏ点から
反射された電流は再びＰ。点で反射される。反射が生ず
るたびに反射される量は減衰していくので数回反射が繰
返されると事実上反りを考えると、アドレス入力が１０
個、デコード出力は１，０２４個であるから第３１図の
デコーダのサイズは縦ｌＯに対し横１，０２４の大きさ
になる。

したがって、縦方向のパスのみにしか反射がない場合は
、横方向に進む信号にも反射がある場合に比べ少なくと
も１００倍は速く、反射がおさまることになる。つまり
、少なくとも１００倍は高速化できることになるわけで
ある。なお、以上の説明では、横方向のラインも縦方向
のラインも不慣的には同一の特性インピーダンスＲ６を
もつものとしている。この場合前述したように、Ｐ、＝
２Ｘ　Ｉｏ”Ｒ，である。つまり、第１；図のデコーダ
に比べ消費電力は２倍必要となるが速度は１００倍以上
（第１図のデコーダでは第３図の横方向の反射以外に更
に複雑な反射が生じ、更に数倍遅くなる）も高速化でき
るわけである。第３図において、横方向ラインと縦方向
ラインのインピーダンスを変えれば更に特性を向上でき
る。たとえば、ＰＳにつながる横方向ラインの特性イン
ピーダンスＲ７を縦方向ラインの特性インピーダンスも
の２倍にするよ、縦刃１゜、イア□よＬ　Ｅ、ヵ、電流
カニ流４　　Ｒ＋ れないが、縦方向ラインを流れてＰ。に達した電流に対
して反射は全く生じない。つまり、消費電力は第１図の
４倍必要だが反射を全く生じないデコーダを構成できる
。この場合、速度は第２図のデコーダと本質的には同一
となる。勿論この場合、Ｒ，〜ＲＴ４の終端抵抗は勿論
横方向ラインの特性インピーダンスと等しく取る必要が
ある。なお、以上では、ジョセフソン素子の存在する伝
送線の特性インピーダンスＲ７を一定として考えたが、
このインピーダンスを半分にし、横方向を従来通りの札
とできるならば消費電力を２１８”Ｒ−できる。また、
横方向ラインと縦方向ラインのインピーダンスの比を１
または２以外の値にとることにより、必要に応じて速度
と消費電力および製造の容易さとの間で適当なトレード
オフを行ない得ることは、当業者には明らかであろう。

第４図は、本発明のもう１つの実施例を示したものであ
る。第３図では往復ペアの伝送線で構成し、伝送線の特
性インピーダンスを適当に選べば全く反射音なくすこと
のできる例であるが、第４図は単一の伝送線で構成でき
、構造を簡単化できる実施例である。この場合も、一番
左端のパスが超電導状態にあるように選択されているも
のとしよう。ＰＳからの電流に対し点Ｐ。で反射が生じ
、電流は上方、右方、および反射されて左方へと三つに
分かれて流れる。右方および左方へと分流した電流は反
射されないが縦方向に流れた電流は接地点で１００％反
射されて戻ってくる。戻ってきた電流は再びＰ。点で反
射される。このようにＰｏ点と接地点で反射を繰返し、
やがてＰＳから流れた電流の全てが縦方向パスを流れる
ようになる。この場合も縦方向パスの長さは短いので反
射は短時間でおさまる。つまり、接地点では１００チ反
射し、反射の隙の減衰はＰ。点でしか受けないので、反
射がおさまるまでの回数は第３図の場合に比べ２倍必要
となる。しかし、縦方向ノくスの長さは第３図の半分と
なっているので、結局反射が収まるまでの時間は、第３
図で縦横方向の８送線の特性インピーダンスを同一にし
た場合と同じとなる。つまり、この実施例では第１図の
デコーダと同一消費電力で１００倍以−ヒも高速化が可
能となる。

なお、この場合も横方向の伝送線のインピーダンスをた
とえば縦方向の二倍と選べば、消費電力は２　Ｉｏ”　
Ｒ，と第１図のデコーダの２倍となるが、反射を接地点
での１回のみにおさえることができる。

以上はデコーダ回路の出力でメモリセル・アレーのゲー
トを制御しようとしたものであるが、デコーダの出力電
流を直接セル・アレーに流すことも可能である。第５層
に示したのがその一実施例である。ＭＣＡがメモリセル
・アレーであり、ＭＣがメモリセルである。ここで示し
たメモリセルとしては従来型のどのようなものでもよい
し、今後発明されるどのようなメモリセルであってもよ
い。メモリセルおよびセルアレーの構造は、本発明の範
囲には含まれないが、第５図では説明をわかりやすくす
るためにセル・アレーも描かれている。図示されている
ように、第３図のデコーダの出力が直接セル・アレーの
駆動に使用されている。この場合には、縦方向のパスと
横方向のパスの長さはほぼ同程度となるため、Ｒ７２７
８７４間の伝送線に接続されている接方向分枝にもＪ。

０′〜Ｊ７２′　などのジョセフソン素子を挿入し、電
流が縦方向パスに流れ込み反射がおこることを防ぐこと
が望ましい。また、縦方向パスの長さが長くなるので、
横方向パスの特性インピーダンスをたとえば縦方向パス
の特性インピーダンスの２倍として、反射を少なくする
ことが望ましい。なお、Ｙデコーダと記した部分もＸデ
コーダと同様な回路となっている。なお、メモリセル・
アレーとしては、一般的にはこの他に書込み線およびセ
ンス線が必要とされるが、本発明は前述のようにメモリ
セルまたはセルアレーをその範囲に含まないので説明を
割愛する。

第６１閉は、第４図のデコーダ出力を直接メモリセル・
アレーに流すようにした本発明の一実旋ｆｌである。こ
の場合は縦方向の反射を少なくするために、終端抵抗Ｒ
Ｔにつながる横方向伝送線の特性インピーダンスを、縦
方向伝送線のほぼ２倍にとることが望ましい。そのよう
ＫＷ性インピーダ／スを選ぶと、反射は上端アース点で
１回生するのみでおさまり、高速化かつ低消費電力化が
可能である。

第７図は、メモリの他の実施例で、デコーダＸ又はデコ
ーダＹは、第３図又は、第４図のデコーダにて構成され
ているが、これらの図の内、ｉ；／ヨセフソ／素子Ｊ。

−Ｊ７は、定電流が供給される共通のループ士に設けら
れている。すなわち、デコーダＸの出力は、定電流■Ｂ
Ｘ　　が供給される共通ループＬｘ上に設けたジョセフ
ソン素子Ｊ。−３７の１つを超伝導状態にスイッチする
。他のジョセフソン素子は、常伝導状態のままである。

この結果、電流’ＢＸは、メモリセルアレーＭＣＡの縦
方向の選択線の１つに流れる。同様に、デコーダＹの出
力は、定電流■ＢＹが供給される共通のループＬＹ上に
設けたジョセフソン素子Ｊ′〜Ｊ′７ の一つを超伝導状態にスイッチする。この結果、電流’
ＢＹは、メモリセルアレーＭＣＡの横方向の選択線の１
つに流れる。こうして、一つの横方向選択線と縦方向選
択線の交点に設けられたメモリセルＭＣが選択される。

【図面の簡単な説明】

第１図は従来型デコーダ回路の回路図、第２図は、もう
一つの従来型デコーダ回路の回路図、第３１図は、本発
明の一実施例の回路図、第４図は、本発明のもう一つの
実施例、第５図は、本発明の更にもう一つの実施例、第
６図は、本発明の更にもう一つの実施例、第７図は、本
発明の更にもつ一つの実施例。 語　　１　　図

Claims (1)

1. 【特許請求の範囲】 ■、−個以上のアドレス入力信号に応答して肯定および
   否定出力を出すアドレス・バッファ回路と、上記肯定ま
   たは否定出力に応答して零電圧状態と有限電圧状態との
   間をスイッチングする一個以上のジョセフソン素子を含
   む複数個の伝送線から成るジョセフソン素子デコーダ回
   路において、 前記複数の伝送線に含まれる前記１個以上のジョセフソ
   ン素子は、前記肯定または否定出力に応答して、前記複
   数個の伝送線のうちの一本においてのみ全てが零電圧状
   態となり、その他残りの伝送線においては少くとも１個
   以上は有限電圧状態になるように配置されており、前記
   複数個の伝送線は、一端を電源に接続されかつ両端がほ
   ぼその特性インピーダンスで終端されている共通の伝送
   線に接続されていることを特徴とするデコーダ回路。 ２、第１項において、更に前記複数個の伝送線は往路と
   帰路とからできており、前記ジョセフソン素子は前記往
   路または帰路または両方に含まれており、前記共通伝送
   線は二本で構成され、そのうちの片方に前記往路が、も
   う片方に前記帰路が接続されていること’に％徴とする
   デコーダ回路。 ３、第１項において、更に前記複数個の伝送線の片端は
   前記共通伝送線に接続され、もう片端は接地されている
   ことを特徴とするデコーダ回路。