JPH0335757B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はジヨセフソン記憶回路におけるセンス
回路、より詳しくは交流駆動型のセンス回路に関
するものである。

（従来の技術） ジヨセフソン記憶回路においては、貯えられた
情報を読み出すセンスゲート回路が重要な働きを
する。従来いくつかのセンス回路が提案されてい
るが、高速化をめざしたセンス回路の一例として
第２図に示すセンス回路がある。この回路につい
てはアイ・イー・イー・イー・トランザクシヨ
ン・オン・エレクトロン・デバイスセズED−32
巻３号1985年（IEEE Transaction on Electron
Devices Vol ED−32No.3，1985）に詳しく述べ
られている。第２図において１１は論理積回路、
１２，１３は第１、第２の負荷抵抗、１８は多入
力論理和回路、１４はゲート電流供給線、１５は
セル選択用入力線、１７はセンスゲート回路を含
む記憶セル列、１９は論理積回路の他の入力線を
示し、本図では、記憶セルアレイの一列をぬき出
している。また、センスゲート回路は直列に接続
されている。

このセンス回路の動作は以下の通りである。ゲ
ート電流線１４に交流電流を印加すると、ゲート
電流は超伝導線路であるセンスゲート列に定常的
には全て流れる。この状態で行選択の入力線１５
に信号を印加すると、選択された記憶セルのセン
スゲート回路は記憶セル内の情報に応じて電圧状
態にスイツチする。この結果ゲート電流は第１の
負荷抵抗１２を通して論理積回路１１へ転送され
る。この時、列選択の信号が論理積回路１１の他
の入力線１９に入力されることにより１個の記憶
セルのセンスゲート回路が選択される。従つて論
理積回路１１がスイツチし、第２の負荷抵抗１３
を通して、論理和回路１８へ入力信号が印加さ
れ、この論理和回路がスイツチする。このように
して記憶セル内の情報のセンスが行なわれる。

本回路においては、動的にみると、ゲート電流
の立上がりの際にゲート電流の一部は第１の負荷
抵抗１２を通して論理積回路１１へ流れてしま
う。しかしながら、通常入力線１９への信号はデ
コーダ回路を経て印加されるため、ゲート電流の
立上りの際には入力線１９へ信号が印加されるこ
とはない。従つてゲート電流の立上りの際の動的
な電流のリークにより該論理積回路がスイツチす
ることはない。

以上の動作によりわかるように本回路において
はタイミングをはかつて入力信号を印加する箇所
はない。従つて高速なセンス回路を実現すること
ができる。

（発明が解決しようとする問題点） しかしながら本回路には次の如き欠点がある。
記憶セルにおいて情報を読み出す場合に、１本の
選択信号で読み出せるセルと、行・列選択信号両
方が必要なセルがある。前者の場合には本従来例
で述べたセンス回路のように他の選択信号を入力
する事が必要であり、本センス回路は最適であ
る。後者の場合には、本センス回路の論理積回路
１１の他の入力が無駄なものとなる。そればかり
か記憶セルがすでに選択されているにもかかわら
ず論理積回路１１をスイツチさせるには他の入力
が必要となり、高速化の妨げともなる。

本発明の目的は従来技術の欠点を解決し、高速
なセンスゲート回路を提供することにある。

（問題点を解決するための手段） 本発明によれば、センスゲート回路を含む記憶
セルの複数個より構成される記憶セルアレイにお
いて、各列のセンスゲート回路は直列に接続さ
れ、該センスゲート列の一端は基準点に、他端は
ゲート電流供給線及び第１の抵抗体の一端に接続
され、該第１の抵抗体の他端は、一端を基準点に
接続した第１のジヨセフソン接合の他端と、第２
の抵抗体を通して多入力論理和回路の入力線に接
続されることを特徴とするジヨセフソン・センス
回路が得られる。

（作用） 情報の読み出しの際に行・列選択両方が必要な
記憶セルを用いた記憶回路においてはセンス回路
のなかで選択信号線を必要としない。一方、高速
化のためタイミングをはかる必要のある入力信号
はなくすことが望ましい。そのために交流駆動に
するという事は最適な方法のひとつである。この
場合、電流の立上がり時の出力側へのリーク電流
を吸収する工夫が必要である。従来例の場合、論
理積回路がその役割を果たしたが本発明ではジヨ
セフソン接合がこの役割を果たす。そのため無駄
な入力信号がなくなり、高速化がはかれる。

（実施例） 第１図は本発明の実施例を説明するための図で
あり、１はジヨセフソン接合、２，３は第１、第
２の負荷抵抗体、４はゲート電流供給線、５，６
はセル選択用入力線、７はセンスゲート回路を含
む記憶セル列、８は多入力論理和回路を示し、本
図では記憶セルアレイの一列をぬき出している。
またセンスゲート回路は直列に接続されている。

この回路の動作は以下の通りである。ゲート電
流供給線４に交流電流を印加するとゲート電流は
超伝導線路であるセンスゲート列に定常的には全
て流れる。この状態でセル選択用入力線５，６に
信号を印加すると選択された記憶セルのセンスゲ
ート回路は記憶セル内の情報に応じて電圧状態に
スイツチする。この結果ゲート電流は第１の負荷
抵抗２を通してジヨセフソン接合１へ転送され、
該ジヨセフソン接合１がスイツチする。これによ
りゲート電流は第２の負荷抵抗３を通つて多入力
論理和回路８へ流れこみ、この論理和回路８をス
イツチし、記憶セル内の情報が外部へ読み出され
る。ところが、本回路においては動的にみた場
合、ゲート電流の立上り時にその一部が第１の負
荷抵抗へリークしてしまう。もしジヨセフソン接
合１がないと、リークした電流は直接論理和回路
８へ流れてしまうため論理和回路８がスイツチ
し、誤動作となる。この時論理和回路８をスイツ
チさせないように論理和回路８のゲート電流値を
制御すると、この論理和回路８の動作マージンは
非常に狭くなつてしまう。以上のことを防ぐため
にジヨセフソン接合１が必要である。本回路では
前記リーク電流はジヨセフソン接合１へ流れこ
み、論理和回路へは入力されない。また、第１の
負荷抵抗の値Ｒは、前記リーク電流の大きさとセ
ンスゲート列のインピーダンスZ_Oとの整合性を考
慮に入れて設定しなければならない。例えばＲ＝
Z_Oに選ぶと、ゲート電流値I_g、ジヨセフソン接合
１の臨界電流値I_O、リーク電流値との間には次の
関係が成りたつ。ｉ＝Z_O／Z_O＋ＲI_g１／２I_g。またｉ ＜I_O＜I_gとなるようにI_Oは選ばれるため１／２I_g＜I_O ＜I_gとなり、ジヨセフソン接合１の動作マージン
は約±33％となる。この時、第１の負荷抵抗は、
センスゲート列とインピーダンス整合がとれてい
るため、センスゲートがスイツチしたあとには、
ほとんど反射なしに信号は伝播する。一方、例え
ばＲ＝2Z_Oと選んだ場合にはインピーダンス整合
がとれていないため一部、信号の反射がおこる
が、ｉ＝１／３I_gとなりジヨセフソン接合１の動作 マージンは±50％と広くとることができる。しか
しながら、第１の負荷抵抗値はジヨセフソン接合
１への入力信号の大きさを決める要因になつてい
るため、大きく選びすぎると、ジヨセフソン接合
１への入力信号が小さくなりすぎてしまう。ここ
ではＲ＝Z_Oと設定する。

このようにゲート電流立上り時のリーク電流は
ジヨセフソン接合１で吸収する事ができ、前記の
如く広い動作マージンのセンス回路を実現する事
ができる。以上の動作からわかる通り、本回路に
おいてはタイミングをはかつて入力信号を印加す
る箇所はない。従つて高速なセンス回路が実現さ
れる。

（発明の効果） 本回路は、読み出し時に行・列選択信号の両方
が必要な記憶セルに最適なセンス回路である。本
回路においてはゲート電流の立上り時の動的なリ
ーク電流はジヨセフソン接合で吸収されるため誤
動作する事はなく、一方、余分な入力信号は必要
ないため高速動作にも適している。また回路構成
を簡単にすることができ、歩留まりの向上がはか
れる。

【図面の簡単な説明】

第１図は本発明の実施例を示す回路図であり、
第２図は本発明の従来例を示す回路図である。 図において、１……ジヨセフソン接合、２，
３，１２，１３……負荷抵抗、４，１４……ゲー
ト電流供給線、５，６，１５，１９……信号入力
線、７，１７……センスゲート回路を含む記憶セ
ル列、８，１８……多入力論理和回路、１１……
論理和回路を示す。

Claims (1)

【特許請求の範囲】
1. １ センスゲート回路を含む記憶セルの複数個よ
   り構成される記憶セルアレイにおいて、各列のセ
   ンスゲート回路は直列に接続され、該センスゲー
   ト列の一端は基準点に、他端はゲート電流供給線
   及び第１の抵抗体の一端に接続され、該第１の抵
   抗体の他端は、一端を基準点に接続した第１のジ
   ヨセフソン接合の他端と、第２の抵抗体を通して
   多入力論理和回路の入力線に接続されることを特
   徴とするジヨセフソン・センス回路。