JPS5975165A

JPS5975165A - タイミング発生器

Info

Publication number: JPS5975165A
Application number: JP57186001A
Authority: JP
Inventors: Yoshihiko Hayashi; 良彦林
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-10-25
Filing date: 1982-10-25
Publication date: 1984-04-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明は、ＩＣ試験装置に用いるタイミング発生器に係
り、特に１テスト周期中に複数の位相信号を発生する機
能を有したタイミング発生器に関する。

ＩＣ試験装置用タイミング発生器は、太きく分けるとテ
スト周期を決定するレイトジェネレータと、そのテスト
周期に対して任意の位相で信号を発生する複数個のフェ
イズジェネレータによって構成される。

第１図は、従来のタイミング発生器を示すもので、同図
では、簡単のためフェイズジェネレータは１個としてい
る。そしてこれは、実時間でタイミングを変更するため
、外部からのタイミング選択信号１７が入力されると、
それに対応したテスト周期信号１６及び位相信号１８が
出力されるもので、その動作の概略は次の通りである。

第１図に於て、タイミング選択信号１７が入力されると
、それはそれまで出力されていたテスト周期信号１６に
同期して、タイミングレジスタ８に取り込まれ、テスト
周期情報が書き込まれているレイトメモリ７と、位相信
号情報が書き込まれているフェイズメモリ１１をアクセ
スし、テスト周期情報と位相信号情報を読み出す。

テスト周期を生成するレイトジェネレータ２１では、発
振器１からの基本クロック周期の、整数倍のテスト周期
を決定するレイトカウンタ２と、基本クロックの周期以
上にテスト周期の分解能を向上させるだめの、レイトカ
ウンタ２の出力を遅延させるディレィライン６及びディ
レィライン３の１つを選択するレイトセレクタ４とによ
り、テスト周期信号１６が生成される。このうち、レイ
トカウンタ２の分周比及びセレクタ４の選択はレイトレ
ジスタ５の内容により制御されるが、その内容は、ディ
レィライン３を用いて分解能を上げたため、前回のテス
ト周期で設定した遅延時間（レジスタ５に格納）と、今
回のテスト周期（メモリ７の出力）の基本クロックの周
期未満の設定値との加算演算を行うディレィアダーによ
り決定される。更に、位相信号１８を作成するフェイズ
ジェネレータ２２にテスト周期信号１６と同位相の基本
クロックを供給するため、発搗器１の出力を遅延させる
ディレィライン９と、レイトレジスタ５の内容に応じて
遅延時間を選択するフェイズクロックセレクタ１０とに
より、フェイズクロック１９ヲ生成する。

一方、フェイズジェネレータ２２では、フェイスメモリ
１１かう読み出されてフェイズレジスタ１２にセットさ
れた位相情報と、フェイズクロック１９ヲフエイズカウ
ンタ１６によって計数した値とが一致した時刻に一致出
カを生成し、更に位相分解能を上げるために、この−散
出カをディレィラインに入力し、その出力をフェイズセ
レクタ１５により選択して位相信号１８を出力する。

すなわち、フェイズジェネレータ２２ば、１テスト周期
中に任意の位相パルスを１回出力する機能がある。

しかし、ＩＣ試験装置の試験対象であるメモリＩＣ，ロ
ジックＩＣは、高集積度化にともなってＩＣ内部の素子
数が増加し、そのテストのためにはより一層複雑々タイ
ミングが必要になってきており、１テスト周期中に複数
個の位相信号が必要である。このため、従来は、フェイ
ズジェネレータ２２を複数個設け、その出力位相信号を
組合せねばならず、タイミング発生器のハードウェアが
増大し、コスト及び消費電力の増大をもたらす、という
欠点があった。

本発明の目的は、上記した従来技術の欠点をなく１〜．
１テスト周期中に複数の位相信号を発生することのでき
るフェイズジェネレータを備えた、タイミング発生器を
提供することにある。

本発明は、選択信号により指定された個数の位相信号を
各テスト周期に発生するよう制御する、カウンタを中心
とした個数制御手段と、テスト周期信号から選択信号に
より指定された等時間間隔で上記各位相信号が発生する
ように制御するカウンタ、演算回路、ディレィ回路等よ
り成る位相制御手段とを設けたことを特徴とするもので
ある。

以下、本発明を実施例により説明する。第２図は、本発
明の装置の概略ブロック図で、このうちレイトジェネレ
ータ２１は、従来の第１図のものとほぼ同じであり、本
発明の特徴とするフェイスジェネレータ２２Ａが第６図
に示されている。このジェネレータ２２Ａ１個により、
−テスト周期中に複数の位相信号１８を生成する。その
°　４構成及び動作は次の通りである。

第３図に於て、位相信号１８の発生個数の制ｒＡ１は、
タイムズカウンタ２４及びアンドゲート２８を中心に行
われる。タイムズメモリ２３には位相信号１８の発生個
数が格納されており、タイミング選択信号２０が入力さ
れると、タイムズメモリからこの個数（以下ではこれを
２とする）が読み出され、その読み出された値２は、テ
スト周期信号１６によって、タイムズカウンタ２４にロ
ードされ、同時に信号１６によってＲＳフリップフロッ
プ２７はセットされ、アンドゲート２８は開状態となる
。

一方、テスト周期信号１６によって、後で詳述するよう
に、フェイズメモリ３０の内容が読み出され、カウンタ
３１からの出力が１クロックディレィ′５２．ディレィ
ライン３６で位相の細かい制御を受けて位相信号１日と
して出力されるが、この位相信号１８が１個出力される
毎に、１クロツクデイレイ３２の出力によってアンドゲ
ート２８．オアゲート２９を介してフェイズカウンタ３
１にはフエイズメモリ６０からの情報がとり込まれ、次
の位相信号１８が出力される。そ１〜て位相信号１８の
出力１個毎にタイムズカウンタ２４の内容が１減算され
る。ところが、インバータ２５とゲート２６からなる回
路の出力は、タイムズカウンタ２４の内容が１となった
時に１を出力してフリップフロップ２７をリセットし、
アンドゲート２８をオフ状態とするので、この時点の後
にはフェイズカウンタ３１へのメモリ３０からのロード
は行われない。すなわち、１テスト周期中にタイムズメ
モリ２３に書き込まれている位相信号数（この場合２と
した）が出力されることになる０以上が個数制御であるが、その各位相信号の位相制御は
、以下のように行われる。第４図はテスト周期Ｔと、位
相信号１８の周期との関係を示しており、最初の位相信
号ａまでの時間及び位相信号間の間隔は等しくＴｐであ
る。そして、説明の便宜上、第５図のように、フェイズ
クロック１９の周期Ｔｃを１０ｎｓ＋位相信号周期Ｔｐ
を２５ｎｓとする。テスト周期信号１６が入力されると
、フェイズメモリ３０からフェイズカウンタ６１には２
（一般にはｍ−整数、以下同様）がロードされ、Ｄフリ
ップフロップ６６には５（ｎ）がセットされる。又Ｄフ
リップフロップ３５はリセットされ、ＲＳフリップフロ
ップろ８はセットされ、セレクタ３７はフリップフロッ
プ３８のセット条件によりフリップフロップ３６の値５
（ｎ）をその出力４として選択し、これによってディレ
ィライン３３は遅延時間５ｎｓ（ｎをｎｓ年単位考え、
そのＴｃ＝１０ｎｓ未満の値）に設定され、１クロツク
デイレイ３２は０ｎｓ（同じくｎをｎｓ年単位数値とし
た時のＴｃ＝１０ｎｓ未満を切り捨てたＴｃの整数倍の
時間）に設定される。つまり１クロツクデイレイ′５２
及びディレィライン６３はセレクタ３７出力ｌに相当す
るＡ＝５ｎｓの遅延を与える。

一方フエイズカウンタ６１は、周期Ｔｃ＝１０ｎｓのフ
ェイズクロック１９０入力毎に１つづつその内容を減じ
て、０になった時出力する。従ってこれは設定値ｍ＝２
に対して２　ＴＣ＝　２０　ｎ　ｓ（ｍ’ｌ”ｃ）毎に
出力する０従って、第１回目の位相（ｉ号ａ・　７　・は、２Ｔｃ　＋　１（＝５）　＝２５　ｎ　ｓの所で出
力される（第５図）。この位相信号ａ出力により、ＲＳ
フリップフロップ６８はリセットされ、セレクタ３７は
、以後Ｄフリップフロップ３５の出力をｌとして選択す
る。

ここで、ディレィアダー３４は、テスト周期信号１６の
入力時には、■〕フリップフロップ３５がテスト周期信
号１６によってリセットされているため、Ｄフリップフ
ロップ３５の値０と、フェイズメモリ３５からの値５（
ｎ）の加算演算を行い出力５（ｎ）を得ている。従って
、最初の位相信号ａを生成するフェイズカウンタ６１の
出力信号によってＤフリップフロップ３５にはこの演算
結果５（ｎ）がセットされ、ディレィアダー３４は、こ
のＤフリップフロップ６５の値５　（ｎ）と、フェイズ
メモリ３０の値５（ｎ）の加算演算を行い、出力に値１
０　（２ｎ）を保持している。又、アンド回路２８を介
してフェイズカウンタ３１には２（ｍ）がロードされて
いる。よって第５図の時刻４　（２ｍＴｃ）にフェイズ
カウンタ３１は出力を発生し、この出力によってＤ・　
８　・フリップフロップ６５には、ディレィアダー３４の出力
値１０（２ｎ）が設定される。これによって、１クロツ
クデイレイは１０ｎｓに設定され、ディレィライン３３
はＯｎＳに設定される。それゆえフェイズカウンタ３１
の出力は、設定された１クロツクデイレイ３２及びディ
レィライン３３の合せて１０ｎｓデイレイを通過し、第
５図の位相信号すを時刻５（２ｍＴｃ＋２ｎＴｃ）に出
力する。

この例のように、ディレィ回路３２．ろ６とそれらを制
御するディレィアダー６４等により、フェイズクロック
１９よりも細い位相の制御が可能である０以上の実施例から明らかなように本発明によれハ、単一
の７エイズジエネレータによって複数の位相信号を発生
することができ、タイミング発生器内のフェイズジェネ
レータ数を減少できるという効果がある。

【図面の簡単な説明】

第１図は従来のタイミング発生器のブロック図、第２図
は本発明のタイミング発生器の機能ブロック図、第６図
は本発明の特徴とするフェイズジェネレータの一実施例
を示す図、第４図はタイミング発生器の動作を示すタイ
ムチャート、第５図はフェイズジェネレータの動作を示
すタイムチャートである。１６・・・同期信号　１８・・・位相信号　１９・・・
フェイズクロック　２０・・・選択信号　２１・・・レ
イトジェネレータ　２２Ａ・・・フェイズジェネレータ
　２３・・・タイムズメモリ　２４・・・タイムズカウ
ンタ３０・・・フェイズメモリ　３１・・・フェイズカ
ウンタ３２・・・１クロツクデイレイ　６６・・・ディ
レィライン　３４・・・ディレィアダー・１１゜第　２　図１第３　図

Claims

【特許請求の範囲】

入力されたタイミングの選択信号が指定する周期を有す
る周期信号を内蔵するクロック発振器の１（ｉ力から生
成するレイトジェネレータと、上記周期信号の各周期毎
に、上記選択信号の指定する個数の位置信号をカウンタ
の制御により生成する個数制御手段及び上記選択信号の
指定する時間間隔で上記位相信号が上記周期信号から等
間隔で出力されるように制御する位相制御手段によって
、上記−周期の間に複数の位相信号を生成するフェイズ
ジェネレータとを備えたことを特徴とするタイミング発
生器。