JPS5975480A

JPS5975480A - メモリ装置

Info

Publication number: JPS5975480A
Application number: JP57185128A
Authority: JP
Inventors: Toshiyuki Tanabe; 田辺　俊行
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1982-10-21
Filing date: 1982-10-21
Publication date: 1984-04-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、例えば文字多重放送システムに於いて、文
字情報信号を表示メモリに書き込むのに好適なメモリ装
置に関する。

〔発明の技術的背景〕

文字多重放送システムは、送信側でテレビジョン放送係
号に文字情報を示す４６号を重畳して送信し、受信側で
この文字情報信号ま抽出して所定の処理を施し、受像管
に供給して文字情報を画面に写し出して某しむシステム
である。文字情報信号はテレビジョン放送信号に車畳さ
ｆｌている段階では直列データの形態をとるが、テレビ
ジョン放送信号から抽出された後は並列データとして扱
われることが多い。こｉｌは、又手情報信号に対してこ
れを受像管に供給可能な信号処理を施す信号処理回路が
マイクロコンピュータを用いて構成されることが多いか
らである。

すなワち、マイクロコンピュータはデータをビット単位
でなく、バイト単位の並列データとして扱う為、文字情
報信号も例えば８ビツトの並列データ単位で扱われるわ
けである。

以上説明したように、文字情報イｂ去はテレビジョン放
送信号から抽出された後はバイト単位で伝送はれ、各補
信号処理を受ける。この集合、文字情報信号は一旦、表
示メモリに書き込１れる。そして、画面に文字情報を写
し出す場合は、テレビジョン放送信号に同期して表示メ
モリよシ読み出され、Ｒ軸、Ｇ軸、Ｂ軸の色信号を得る
為の信号処理を受けだ後、アナログ伊丹に変換され受像
管に供絽される。

第１図は上述したような表示メモリの構Ｊハ・を説明す
る為の図である。図示の表示メモリ１ノは文字情報信号
のバイト単位でアクセスさハ、るようになっており、バ
イトアドレス（Ａｎ）にけｎバイト目のデータＤ、−Ｄ
７が嘗き込才わる。

〔背景技術の問題点〕

ところで、文字情報信号を表示メモリ１１に書き込む場
合に於いて、例えば文字情報信号に従ってキャラクタＲ
ＯＭから文字フォントを読み出し、これを表示メモリ１
１のビット単位の任意の位簡に曹き込みたい場合のよう
に１・々イト分のデータを２バイト分のアドレスにまた
がって書き込みだい場合がある。ｎ／Ｊイト目のデータ
Ｄｏ−Ｄ７のうちデータＤｏ””’Ｄ５はバイトアドレ
ス（Ａｎ）に記憶し、残りのデータＤ６＋Ｄ７は次のバ
イトアドレスに書き込む場合を示す。このような書き込
みを実現したい場合、従来の表示メモリ１１では、例え
ば各・々イトの上位２ビツトのデータＤ　６　　＋　Ｄ
　７をマスクし、残りの５ビツトにデータＤＯ〜Ｄ５に
前のノぐイトの上位２ビツトＤ６　　ｒ　Ｄ　７のデー
タを付加して書き込むといった方法をとらなけれはなら
ない。

このような方法では書き込み処理の為のプログラムが核
雑になるとともに、処準時間を艮くなシ、迅速な書き込
み処理を行なうことができない。

〔発明の目的〕

この発明は上記の事情に対処すべくなされたもので、簡
単な構成によυｎビットの並列データをビット単位でメ
モリに１き込むことができるメモリ装置を提供すること
を目的とする。

〔発明の概要〕

この発明は、ｎビットの並列データのビット数分の記憶
領域を持つとともに各記憶領域が並列データの個数分の
アドレスを有するメモリ全段ける。そして、前記ｎビッ
トの並列データを前記ｎ個の記憶領域のどの記憶領域か
ら書き始めるかを示すデータと、前記メモリに対する前
記並列データのアドレス指定データとをカウンタ手段に
プリセットし、この状態でカウンタ手段に前記並列デー
タのビット数分のクロックをカウントさせる。そし、て
、このカウンタ手段のカウント出力に従って前記メモリ
のアドレス指定を行なうとともに、ｎ個の記憶領域を１
個ずつ述択する。このようにアクセスされるメモリに対
して前記並列データを直列データに変換した後ビット単
位で供給することによシ、前記並列データがメモリにビ
ットηを位で記１意されるようにしたものである。

〔発明の実施例〕

以下、踵１１Ｈ］を参照してこの発明の一犬ｈｉ：ｉ？
・１１を詳却ｊに説明する。ンｒお、以下のｈ兄明では
、このうし明全文字情報イき号のイ１１号処理回路に於
＆−Ｊるメモリ装置に適用した場合を代表として説明す
る。

第３図に於いて、２１はマ・イクＬＪコンビーータ、Ａ
Ｂ７（ｒ１マイクロコンピュ・−夕２１のアドレスノぐ
ス、ＤＢはマイクロコンピュータ２１のデータバス、Ｃ
ＢＨマイクロコンビコ−一夕２１の各１−１ｈ制御信号
のバス、２２はデコーｉ゛である。文字情報信号のバイ
ト単位のデ〜りＤＯ〜Ｄ　７．　（ｒ」データバスＤＢ
に乗せらねる。才た、マイクロコンピュータ２１からは
バイト単位のｒ−タＤθ〜１−）７０バイトアドレスを
相別するＩ−夕も出力され、これはアドレスバスＡＢ１
に乗せらえしている。２３は表示メモリである。この表
示メモリ２３はそれぞれ文字情報信号のビット単位のデ
ータを格納可能な複数のランダムアクセスメモリ（以下
、ＲＡＭと称する）から成る。この場合、表示メモリ２
３は１バイトのビット数、つまシ８ビットに合わせてＲ
ＡＭ２〜ＲＡＭ８ｔでの８個のＲＡＭを有する。したが
って、各ＲＡＭＩ〜ＲＡＭ８のアドレスは文字情報信号
の・ぐイト単位のデータＤｏ−Ｄ７のバイトアドレスに
対応するようになっている。各ＲＡＭ１〜Ｒ品Ｉ８には
あるバイト単位のデータＤｏ−Ｄ７のバイトアドレス指
定データが同時に供給されるが、各ＲＡＭ１〜ＲＡＭ８
は同時にアクセスされることはなく、後述するチップセ
レクト信号によって１個ずつアクセスされる。したがっ
て、表示メモリ２３は全体としてみればビット単位でア
クセスされることになり、アクセス状態にあるＲＡＭの
指定アドシ・スハバ、イトアドレス指定データによって
決する０ここで、上述したチップセレクト信号を得る為の構成や
表示メモリ２３にデータを１き込む為の構成等を説明す
る。２４けバイト単位で送られてくるデータＤ、−Ｄ７
　を前記表示メモリ２３のどのＲＡＭから告き込みを開
始するかを示すデータを保持するラッチ回路である。す
なわち、書き込み開始ビットアドレス指定データを保持
する回路で、このデータは前記、データバスＤＢに乗せ
られている。２５はカウンタで、前記ラッチ回路２４に
保持さり、ているデータと、文字情報信号のバイト単位
のデータＤ、−Ｄ７に設定きれたバイトアドレス指定デ
ータがプリセットされる。このバイトアドレス指定デー
タは前記アドレスバスＡＢＺに乗ぜられている。カウン
タ２５のカウント出力はアドレスバスＡ、Ｂ２に乗せら
れ、データセレクタ２６に供給される。

このカウント出力は前記表示メモリ２３のバイトアドレ
スとビットアドレスの指定データを含む。データセレク
タ２６は表示メモリ２３に文字１〜報信号を書き込む場
合はカウンタ２５のカウント出力を選択し、表示メモリ
２３から文字情報信号を読み出して文字情報を画像表示
する場合は別途供給される読み出し用のアドレス指定デ
ータＡＤＨを選択する。仁のデータＡＤＨもビットアド
レス指定データとバイトアドレス指定データを含む。デ
ータセレクタ２６にていずれのデータを辷択するかは、
別途供給さ肛る切換え信号Ｓｌによってなされる。

データセレクタ２６によってｒｎ択されたデータの下位
３ビツトはデコーダ２７に供給さｈ２、チップセレクタ
信号が得られ、残りのビットはＲＡＭＩ〜ＲＡＭ、！ｌ
に供給され、各ＲＡＭのアドレス指定がなされる。チッ
プセレクタイに号は前述のｌＩＯく、ビットアドレス指
定データに相当し、このチップセレクタ信号によって選
択されたＲＡＭの指定アドレスにデータの￥ｊ−き込み
がなされる。

２８は並列データに変換された文字情報信号のビットｉ
ｆ：保持するラッチ回路である。今の場合、文字情報信
号は１バイトａ位で伝送されるから、ラッチ回路２８に
は８ビツトというデータが保持される。このデ〜りはデ
ータバスＤＢに乗せられている。２９はカウンタで、ラ
ッチ回路２８に保持されたデータがプリセットされ、こ
のデータが示すビット数たけクロックＣＬＫ１をカウン
トする。力お、このクロックＣＬＩＣＩはマイクロコン
ぎユータ２１の１命令実行時間よりも充分早い周期のパ
ルス列である。とのカウンタ２９は上記ビット数だけノ
ｌウン卜すると、ケ゛−ト回路３０によってカウント動
作を貼止せしめられる。３１はゲート回路で、カウンタ
２９がクロックＣＬＫＺ　ｉカウントする期間、クロッ
クｋ　ｉＭ過せしめる。このクロックＣＬＫ７はカウン
タ２５にカウント用のクロックとして供給されるととも
に、単安定マルチバイブレーク３２に供給される。この
単安定マルチバイブレータ３２は入力クロックを所定時
間遅延し７てＲＡＭ７〜ＲＡＭ８に対する書き込みパル
スを作る。

さらに、ダート回路３１から出力さノするクロックはシ
フトレジスタ３３に供給される。このシフトレジスタ３
３は入力クロックのタイミングで、データバスＤＢに乗
っている１バイト単位の並列データＤ、−０７を直列デ
ータに変換し、前記ＲＡＭ１〜ＲＡＭ８に同時に供給す
る。

上記構成に於いて、第４図のタイミングチャートを参照
しながら動作を説明する。力お、以下の説明では、１バ
イト単位のデータＤ、〜Ｄ７を書き込みをＲＡＭ３から
始める場合を代表として説明する。第４図（ａ）はマイ
クロコンピ−タ２ノの基本タイミングであるマシンサイ
クルのクロックＣＬＫ２を示し、前記バスＣＢに乗せら
れている。マイクロコンピュータ２１は１６ビツトの゛
アドレスバスを持ち、上位８ビツトは第３図のアドレス
バスＡＢＪ専用として用いられる。

このアドレスバスＡＢ７は上位８ビツトのデータを第４
図（ｂ）に八８〜Ａ１５として示す。一方、下位８ビツ
トはアドレスバスとデータバスの共用となっている。こ
のアドレスバスの下位８ビツトのデータを第４図（ｃ）
にＡＤ、−ＡＤ７として示す。

下位８ビ、ットはマシンサイクルの第１クロック期間Ｔ
１はアドレスバスＡＢ７の下位８ビツトとなシ、第２、
第３クロック期間Ｔ２１Ｔ３はデータバスＤＢとなるよ
うに時分割されている。１バイト単位のデータＤｏ−Ｄ
７のノぐイトアドレス指定データは１６ビツトのアドレ
スバスノ上位８ビット、つまシアドレスバスＡＢ１に乗
セラれて込る。ラッチ回路２４．２８に保持するデータ
は下位８ビツト、つまシテータパスＤＢに対して第１ク
ロック期間Ｔ１に乗せられている〇また、１バイト単位
のデータＤ。−Ｄ７はデータバスＤＢに対して第２、第
３クロック期間に乗せられている。第１クロック期間Ｔ
１にデータバスＤＢに乗せられるテ゛−夕は第４図（ｄ
）に示すアドレスラッチイネーブル信号（ＡＬＥ　（ｇ
号〕によって図示しないメモするるいは■ハに取り込捷
れる。第２、第３クロック期間Ｔ２＋Ｔ３にデータバス
Ｄｌｌに乗せらり、るデータは第４図（ｅ）に示す読み
取り信号（以下、Ｗ　Ｒ信号と称する）によって図示し
ないメモリおるいはＩｌｏに取り込まれる。なお、ＡＬ
Ｅ信号、Ｗｆｌ信号はバスＣＣＢ）に乗ぜられている。

この後、デコーダ２２からラッチロードｉ９ルスＰ１　
　ｒ　Ｐ２　（第３図参照）が出力され、このタイミン
グでラッチ回路２４に香き込み開始ビットアドレス指定
データが保持され、ラッチ回路２８に薔き込みビット数
データが保持される。

そして、この後、第４図（ｊ）に示すカウンタロードパ
ルスＰ３が出力され、このタイミングで、カウンタ２５
の入力ピットの下位３ビツトＱ２〜Ｑｏにラッチ回路２
４に保持データがプリセットされ、残シのビットＱｍ〜
Ｑ３にすでにメモリあるいはＩ１０ポートに保持されて
いるアドレスバスＡＢＪからのバイトアドレス指定デー
タがプリセットされる。さらに、カウンタロードパルス
Ｐ３のタイミングでは、ラッチ回路２８の保持データが
カウンタ２９にプリセットされる。これによシ、カウン
タ２９が第４図（ｆ）に示スクロックＣＬＫ　１のカウ
ントを開始し、このカウントの期間、第４図（ｇ）に示
す如くクロックＣＬＫ１がグー、ト回路３１を通シ、カ
ウンタ２５、単安定マルチバイブレータ３２、シフトレ
ジスタ３３に供給される。カウンタ２５のカウント出力
を第４図（ｈ）に示す。今、ＲＡＭ３からデータの書き
込みを開始するわけであるから、ラッチ回路２４からプ
リセットされるデータは例えは０１０である。この後、
クロックＣＬＫＪ　２１１ｉ：：１１カウントするごと
に、カウンタ２５の出力ビットの下位３ピツ）Ｑｚ〜Ｑ
ｏの値は０１０から１つずつカウントアツプされ、クロ
ック６個目をカウントすると再びＯＯＯに戻る。また、
このとき、残りの上位ビットＱｍ−Ｑａは１カウントア
ツプする。このことは、と９もなおさず、バイトアドレ
スが１つ増加することにつながる。したがって、デコー
ダ２７はカウンタ２５のカウント出力の下位３ピツ）Ｄ
２〜Ｄｏを用いてＲＡＭ、９からＲＡｉν１８−まで順
次選択した後は、ＲＡＭ７　、　ＲＡＭ２を順次返択す
る。そして、各ＲＡＭ　１〜ＲＡＭ８の指定アドレスは
カウンタ２５のカウント出力の上位ビットＤｎ〜Ｄ３に
よって設定され、ＲＡＭ１゜ＲＡＭ、２の指定アドレス
は、ＲＡＭ３〜ＲＡ式・１８の指定アドレスの次のアド
レスとなる。ＲＡＭ７−　ＲＡＭ８の選択状態を第（４
バｋ）〜（ｒ）に示す。

また、シフトレジスタ３３はデート回路３１からのクロ
ックをシフトクロックとして、並列データである１バイ
ト単位のデータＤ、〜Ｄ７を第４図（ａ）に示す如く、
データＤ、から１−矢金てのＲＡＭ　１〜ＲＡＭ　’８
に供給する。また、□単安定マルチバイブレータ３２は
クロックＣＬＫ　１を約半クロツク分遅延し、第４図（
１）に示すような書き込みパルスを出力する。全てのＲ
ＡＭ　１〜ＲＡＭ８に供給されたデータＤｏは書き込み
パルスのタイミングで、デコーダ２７によって選択され
たＲＡＭ　３に書き込まれる。以下、同様に、データＤ
ｉ〜Ｄ７はＲＡＭ　４〜ＲＡＭ　８　、　ＲＡＭ　１　
、　ＲＡＭ　２と順次書き込まれる。

カウンタ２９がクロックＣＬＫ　１を８個カウントする
と、このカウンタ２９はダート回路３０の出力によって
リセットされ、これにより、クロックＣＬＫ　ｆがダー
ト回路３１を通過できなくなシ、力、ウンタ２５のカウ
ント動作及びシフトレジスタ３３のシフト動作が貼止さ
れる。

１バイト分のデータＤ、−Ｄ７の書き込みが終了すると
、カウンタ２９はリセットされるがカウンタ２５はリセ
ットされない。これは、１バイト分のデータＤｏ−Ｄ７
の省き込みが終了した状態に於いては、カウンタ２５の
カウント出力の下位３ビツトＤａ〜Ｄｏの内容は００１
となっている。したがって、次のバイト単位のデータＩ
）ｏ−Ｄｔを書き込むために、ラッチ回路２８のデータ
がカウンタ２９にプリセットされ、ダート回路３Ｉから
クロックＣＩ、Ｋ　１が出力されるときには、カウンタ
２５のカウント出力の下位３ビツトの内容は１個目のク
ロックで０１０となシ、データＤ、がＲＡＭ　３に轡き
込まれるようになるからである。つまυ、カウンタ２５
に対するラッチ回路２４やアドレスバスＡＢＩのデータ
のプリセットは一力期状観についてのみ行なえばよく、
表示メモリ２３に対して１回でも１バイト分のデータＩ
）ｏ−Ｉ）ｙの書き込みが終了した後は行なう必俄かな
い。

なお、クロックＣＬＫ　１の周波数レートを適宜設定す
ることによシ、マイクロコンピータ２ノは連続した書き
込み命令を行なうことも可能である。

以上詳述したようにこの実施例は、バイト単位で送られ
てくるデータのバイトアドレス分だけのアドレスを有す
るＲＡＭ　８個から成る表示メモリ２３を設ける。マイ
クロコンピュータ２ノから書き込み開始ビットアドレス
指定データと、書き込みビット数データを出力し、それ
ぞれラッチ回路２４．２８に保持する。ラッチ回路２４
のデータとアドレスバスＡＢＩからのバイトアドレス指
定データとをカウンタ２５にプリセットし、この状態で
、カウンタ２５に書き込みビット数分だけのクロックＣ
ＬＫ　ｌをカウントさせる。これにより、カウンタ２５
からはバイトアドレス指定データとビットアドレス指定
データを含むカウント出力が得られる。そして、バイト
アドレス指定データによってＲＡＭ　１〜ＲＡＭ８のア
ト、レスを指定し、ビットアドレス指定データによって
ＲＡＭ　１〜ＲＡＭ　８を１つずつ選択する。これと同
時に、バイト単位のデータＤｏ〜Ｄ７をシフトレジスタ
３３によってビット単位の直列データに変換する。そし
てこの直列データを１ビツトずつ選択中のＲＡＭに順次
書き込む。

このような構成によれば、マイクロコンピュータ２ノの
通常の命令によυ送られてくるバイト単位のデータＤ、
％Ｄ７をビット単位で表示メモリに書き込むのに、ハー
ドウェア的にも、ソフトウェア的忙も簡単に実現するこ
とができる。

また、上記構成によれば、例えばＲＡＭ　３から書き込
みを開始している状態に於いて、途中からＲＡＭ　５か
ら誓き込みを開始したいような場合は、ラッテｌｑｌ路
２４の書き込み開始ビットアドレスデータを書き換える
とともにカウンタ２５をリセットし、ラッチ回路２４０
店き換え後のデータと、アドレスノぐスＡＢＪのバイト
アドレス指定データとを新たにカウンタ２５にプリセッ
トするようにすれば、途中からＲＡＭ　５からの■き込
み開始を実現することができる。

〔発明の効果〕

このようにこの発明によれは、藺草な桔ＪＪｙによりｎ
ビットの並列データをビット単位でメモリに書き込むこ
とができるメモリ装置を提供することができる。

【図面の簡単な説明】

第１図は文字多重放送の受信機に於いて、データをバイ
ト単位で表示メモリに書き込んだ状態を説明する為の図
、第２図は同じく１バイト分のデータを２バイト分のア
ドレスに曹き込んだ状態を説明する為の図、第３図はこ
の発明に係るメモリ装置の一実施例を示す回路図、第４
図（ａ）〜（、）は第３図の装置のｙｂ作を説明する為
のタイミングチャートである。２ノ・・・マイクロコンピュータ、２２．２７・・・デ
コーダ、２３・・・表示メモリ、２４．２８・・・ラッ
チ回路、２５．２９・・・カウンタ、２６・・・データ
セレクタ、３０．３１・・・ダート回路、３２・・・単
安定マルチパイプレーク、３３・・・シフトレジスタ、
ＲＡＭ　１〜ＲＡＭ　８・・・ランダムアクセスメモリ
　。第１図１第２図１

Claims

【特許請求の範囲】

ｎビットの並列データのビット数分の記憶領域を持つと
ともに各記憶領域が前記並列データの個数分のアドレス
を有し、前記記憶領域単位でアクセス可能なメモリと、
前記並列データのビット数を示すデータを出力する第１
のデータ出力手段と、前記並列データを前記ｎ個の記１
、・Ｘ領域のどの記憶領域から書き始めるかを示すデー
タを出力する第２のデータ出力手段と、前記メモリに対
する前記並列データのアドレス相別データと前記第２の
記憶手段のデータとがプリセットされこの状態で前記第
１の記憶手段に保持されているビット数だけのクロック
をカウントするカウンタ手段と、このカウンタ手段のカ
ウント出、力に従って前記メモリのアドレス指定を行な
うとともにｎ個の記憶領域を１個ずつ選択するアクセス
手段と、前記ｎビットの並列データを直列データに変換
し各ビット単位のデータを前言ピメモリのｎ個の記憶領
域のうち前記アクセス手段によってアクセスされた記憶
領域の指定アドレスに書き込む手段とを具備したメモリ
装置。