JPS61107475A - 画像拡大縮小装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像処理速度の向上を図った画像拡大縮小装置
に関する。

〔従来の技術〕

従来の画像拡大縮小装置として、例えば、特開昭５７−
８５１６１号に示された？、１１図のものがあり、シス
テム全体を統括制御するシステム制御部９０と、行方向
に対する拡大及び縮小の処理を実行する列方向拡大縮小
回路９２と、ホストＣＰＵ（ホスト処理装置）９４と画
像拡大縮小装置９３とを結合するチャンネル結合回路９
３と、拡大・縮小を行う為の映像データが格納されてい
るイメージ記憶装置９５と、°該イメージ記憶装置９５
を各回路よりアクセスを制御する為のアクセス回路９６
とより構成される。

以上の構成において、システム制御部９０はマイクロプ
ロセッサを使用してシステム全体の制御を行っている。

原イメージデータおよび原イメージデータを拡大、縮小
して得られる新イメージデータの記憶が１ワード３２ビ
ツトで構成されるイメージ記憶装置９５で行われ、この
イメージ記ｔｒ！装置９５に対する各回路よりのイメー
ジ記憶装置９５へのアクセスがアクセス制御回路９６に
よってなされる。また、原イメージデータの行方向のデ
ータを拡大縮小して行方向の新イメージデータを作成す
る処理が行方向拡大縮小回路９１でなされ、原イメージ
データの列方向のデータを拡大縮小して列方向の新イメ
ージデータを作成する処理が列方向拡大縮小回路９２で
行われる。

第１２図は、行方向拡大縮小回路９１の詳細図である０
図中、１０１は拡大縮小指示用の３２ビツトシフトレジ
スタであり、内容は拡大率、縮小率に合わせて、システ
ム制御部９０のマイクロプロセッサにより、データバス
１００を通して初期設定される。１０３は拡大の場合１
、縮小の場合はＯに設定されている。１４０と１４２は
、各々３２ビツトのソフトレジスタであり、１４１によ
り直列に結合され°Ｃいる。１４０には１４３をとおし
てイメージ記憶装置９５より原イメージデータの行方向
のデータがセットされる。１４２は１４１を通して原イ
メージデータが供給され、新イメージデータが作られる
。１２５と１２７は各々３２進のカウンタであり、各々
１４０と１４２内のイメージデータの有効長をカウント
する。

いま、２倍に拡大する場合を考えると、１０１内には“
０１０１０１０１０１０１０１０１０１０１００１０１
０１０１０１”という３２ビツトの２進数がセットされ
、１０３はｌになっている。またクロック（ＣＬＯＣＫ
）　ｌ　２０はまだ供給されていない。カウンタ１２５
と１２７はクリア（ＣＬＥＡＲ）入力１２９と１３０に
より各々“Ｏ”にセントされている。

この状態で原イメージデータの行方向のデータ３２ビツ
トがシフトレジスタ１４０に入力される。

この後でＣＬＯＣＫ　　１２０が入力される。シフトレ
ジスタ１０１の出力１０２がＯの場合、ＯＲゲート１０
５と１０７の出力１０８と１０９は各々１と０になって
いるのでＡＮＤゲート１２２の出力１２４にはＣＬＯＣ
Ｋが１個供給され、ＡＮＤゲート１２１の出力１２３に
はＣＬＯＣＫは出力されない。・１２４のＣＬＯＣＫに
より、カウンタ１２７は１歩進し、シフトレジスタ１４
２は１ビツト左シフトする。

この時シフトレジスタ１４２のシリアル入力データ１４
１はシフトレジスタ１４０の左端ｌビットのデータであ
る。

ＣＬＯＣＫ　　１２０は、同時にシフトレジスタ１０１
を駆動するのでシフトレジスタｌｏｔはｌビット左シフ
トし、左端のデータは右端より入力され循環する。

ＣＬＯＣＫ　　１２０の次にＣＬＯＣＫが入力されると
き、シフトレジスタ１０１の出力１０２は１となってい
るので、ＯＲゲート１０５．１０７の出力１０８．１０
９はいずれもｌになる。従ってＡＮＤゲート１２１と１
２２の出力１２３．１２４にＣＬＯＣＫが１個出力され
、これにより、カウンタ１２５．１２７が歩進され更に
シフトレジスタ１４０．１４２が１ビツト左シフトする
。この時のシフトレジスタ１４２のシリアル人力１４１
はシフトレジスタ１４０の左端の１ビツトデータであり
、前のデータと同じであるので、原イメージデータのｌ
ビットがコピーされて２ビツトになったことを意味する
。

更にＣＬＯ（Ｊ　　ｌ　２０を入力し続けるとカウンタ
１２７が３２カウントした時、出力１２８が１となる。

この時、行方向に拡大された３２ビツトの新イメージデ
ータが出来上がったことになるので、これをイメージ記
憶装置９５の新イメージデータ内にストア（ＳＴＯＰＥ
）する、　５ＴＯＰＥが完了する迄、ＣＬＯＣＫ　１２
０は停止させておき、完了後１３０にＣＬＥＡＲパルス
を入れて、カウンタ１２７をＯにセントし、再び、ＣＬ
ＯＣＫ　　１２０を入力して前記の動作を繰り返す。更
にＣＬＯＣＫ　　１２０にＣＬＯＣＫが３２個はいった
時、カウンタ１２５．１２７の出力１２６．１２８の両
方がｌとなるので、次の原イメージデータをフェッチ（
ＦＥＴＣＩＩ）　してシフトレジスタ１４０にセットし
、シフトレジスタ１４２の内容を次の新イメージデータ
として５ＴＯＰＥする上記動作を繰り返すごとにより、
ソフトレジスタ１．１０の原イメージデータの１行分か
２倍に拡大されて、折イメージデータ１行分が作られる
。

縮小する場合、シフトレジスタ１０１の出力ｌＯがＯの
とき、１２０のＣＬＯＣＫは１２３１以は出力されるが
１２４には出力されない。従ってシフトレジスタ１４０
の左端のエビノドのデータはシフトレジスタ１４２に伝
わらず削除される。出力１０２が１（７）時は出力１２
３．１２４共ニＣＬＯＣＫが出るので、１４０の左端の
１ビツトのデータはそのまま１４２に伝えられる。その
他の動作は拡大の場合と同様である。

拡大率及び縮小率は拡大、縮小指示レジスタｌＯ１の全
ビット数と“Ｏ”のビット数の比で決まが実現させる。

次に列方向の拡大縮小につい一ζ述−１る。列方向の拡
大縮小についても行方向と同様に拡大縮小を指示する３
２ピツ！・の２進数が、図示しない列方向拡大縮小指示
レジスタ１０１に記ｔキされている。

列方向拡大縮小回路９２は、マイクロプロセッサを内臓
しており、このマイクロプロセッサが列方向の拡大縮小
処理を行う。このマイクロプロセッサは上記図示しない
３２ビツトレジスタの２＆数のビット位置を記憶する。

Ｊζインタを持っており、現在のポイーンタの位置をビ
ットの値により拡大縮小の制御を行う。

２倍に拡大する場合を考えると、拡大縮小を指示する上
記図示しないレジスタの３２ビツトの値は“０１０１０
１０１・・・・Ｏｌ”になっている、マイクロプロセッ
サのポインタの指す値か“０”ならば、行方向拡大縮小
回路に指示を与えて、原イメージデータ１行分のデータ
を拡大させ、この拡大されたデータをイメージ記憶装置
９５にストアする。

“ｌ”ならば前に作成された１行分の新イメージデータ
を次の行の新イメージデータとしてイメージ記憶装置９
５にストアすることにより、コピーを行う、１行分作成
後、ポインタをインクリメントする。これを原イメージ
データの全ての行が終了する迄繰り返すことにより、２
倍に拡大された新イメージデータが完成する。

縮小の場合は、図示しないマイクロプロセッサのポイン
タの指す値が“０”であるならば原イメージデータの１
行分のデータを行方向拡大縮小回路９１にて、縮小して
１行分の新イメージデータを作成し、“Ｏ”ならば原イ
メージデータの１行分を処理しないことによりその行を
削除する。

この場合の拡大率、縮小率も図示しない列方向拡大縮小
指示レジスタの全ビット数と“Ｏ”のビット数の比で決
まる。

〔発明が解決しようとする問題点〕

しかし、従来の画像拡大縮小装置にあっては。

画像情報を１ビット単位でノットさせているため、処理
速度が制限され、高速処理に限界がある。

〔問題点を解決するための手段および作用〕本発明は、
上記に鑑みてなされたものであり、画像の拡大縮小処理
の高速化を図るため、イメージメモリに格納された画像
情報の垂直方向の拡大、縮小を実行し、必要な水平ライ
ン方向の画像情報を多数ビットづつソースレジスタに格
納し、制御情報にしたがってソースレジスタより必要な
画像情報をマルチプレクサによって選択し、その拡大ま
たは縮小の画像情報をレジスタに格納するよう説明する
。

第１図は本発明の一実施例を示すブロック図であり、画
像情報が格納されるイメージメモリｌと拡大または縮小
した画像情？辰を格納するイメージメモリ　（又は拡大
あるいは１ｉｉ小の情報を表示する表示回路）２と、以
上のメモリ　（又は情１回路）に対する画像情報の人、
出力を制御するメモリ制御回路３と、水平ライン方向の
拡大または縮小を実行するためにイメージメモリｌの画
像情幸襲を一時的に格納するソースレジスタ４と、拡大
または縮小した画像情報を一時的に格納するディスティ
ネーションレジスタ５と、必要な画像情報を選択して拡
大または縮小の画像を出力するデータマルチプレクサ６
と、イメージメモリ１に格納された画像情報の垂直ライ
ン方向の拡大または縮小を実行し必要な水平ライン方向
の画像情報をソースレジスタ４へ格納させるシーケンス
制御回路７と、水平ライン方向の拡大または縮小の制御
情報を出力するリードオンリメモリ８と、該メモリ８へ
拡大処理時にアドレスを出力する拡大率レジスタ９ａと
、リードオンリメモリ８へ縮小処理時にアドレスを出力
する拡大率レジスタ９ａと、リードオンリメモリ８へ縮
小処理時にアドレスを出力する縮小率レジスタ９ｂと、
アドレスをカウントするアドレスカウンタ１０とより構
成される。

以上の構成において、イメージメモリ１に格納された画
像情報の垂直ライン方向の拡大または縮小をンーケンス
制御回路７によって実行し、必要な水平ライン方向の画
像情報をソースレシス久４へ格納する。ついでデータマ
ルチプレクサ６によってリードオンリメモリ８から出力
される制御情報（拡大率レジスタ９ａ及び縮小率レジス
タ９ｂで設定される内容）に従って必要な画像情報が選
択され、拡大または縮小の画像情報がディスティネーシ
ョンレジスタ５に格納される。ディスティネーションレ
ジスタ５に所定の情ｆａｕｌｔの拡大・縮小画像情報が
格納し終えると、その内容はリードオンリメモリ８より
出力される制御情報に従ってイメージメモリ　（または
表示回路）２へ転送される。

第２図は第１図の構成を具体的な回路で示したもので、
ディスティネーションレジスタ５及びデータマルチプレ
クサ６は複数のブロックにより構成される。シーケンス
制御回路７は、複数のブロックにより構成される。シー
ケンス制御回路７は、イメージメモリｌに格納された画
像情報の垂直ライン方向の拡大または縮小を実行するた
めに、拡大に際しては垂直ライン方向の拡大率から１を
減じた値を、また縮小に際しては縮小率をシーケンス制
？Ｉ１１回路７に内臓される加算器によっ°ζ繰り返し
加算し、キャリー（桁上がり信号）が発生した時点での
水平ライン方向のアドレスを求める。前記アドレスに対
応するｌ水平ライン方向の画像情報を拡大率に応じて重
複させ、２水平ライン方向の画像情報とすることにより
、垂直ライン方向の拡大が実行される。また、前記アド
レスをもって　。

メモリ制御回路３を制御し、イメージメモリｌに格納さ
れている画像情報から必要な水平ライン方向の画像情報
を１６ビツトずつソースレジスタ４へ格納することによ
り縮小が実行される。

第３図は垂直ライン方向の拡大率が１５０％の場合の拡
大処理を示し、斜線部が重複されるべき水平ライン方向
の画像情報を表している。また、第４・図は垂直ライン
方向の縮小率が７５％の場合を示し、斜線部が必要な水
平ライン方向の画１象情報を表している。

次に、データマル曹チブレクサ６は、アドレス数に対応
して１６個（＃φ〜＃１５）が用意され、必要な画像情
報をソースシフトレジスタ４内の１６ピントの画像情報
から選択し、ディスティネーションレジスタ５のレジス
タ＃φ〜＃１５のいずれかに出力する機能を有している
。マルチプレクサ＃φ〜＃１５にはリードオンリメモリ
８のアドレス２７〜４２が割り当てられ、このアドレス
によってマルチプレクサ６が制御されている。即ち、マ
ルチプレクサ＃φ〜＃１５は、マルチプレックスアドレ
ス２７〜４２で示されるソースレジスタ４の１６ビノト
の画像情報を選択して、ディステイネ−シコンレジスタ
５を構成するレジスタ＃ｌ〜＃１５のいずれかに出力す
る機能を有している。

なお、リードオンリメモリ８は、この他にロードイネー
ブル１１（ＬＥφ）〜２６（ＬＥ１５）ネクストロード
イネーブル４４（ＮＥφ）〜５９（ＮＥ１５）及びレジ
スタ・フルステータス（拡大時はソースロードイネーブ
ル、縮小時はレジスタ・フルステータス）４３を出力す
る。例えば、ロードイネーブル１１が“１″レベルで且
つネクスドロートイネーブル４４が“０”レベルである
場合には、これに対応したマルチプレクサ＃φに接続さ
れるレジスタ＃φへ拡大・縮小情報が格納される０次に
縮小時レジスタ・フルステータス４３が“１”レベルで
ある場合には、ディスティネーションレジスタ５に格納
した１６ビノトの縮小画像がメモリ制御回路３の制御の
もとにイメージメモリ２へ格納される。また、拡大時ソ
ースロードイネーブル４３が“ｌ”レベルである場合に
は、ロードイネーブル１１〜２６によりディスティネー
ションレジスタ５に拡大画像をロードした後、イメージ
メモリｌから新しい画像情報をソースレジスタ４ヘロー
ドする。また、ロートイネーブル１１が１０”レベルで
且つネクストロードイネーブル４４が“１″レベルの場
合には、ディスティネーションレジスタ５の内容がイメ
ージメモリ２に格納されたのち、ロードイネーブル１１
とネタストロ−トイネーブル４４に対応したレジスタ＃
φヘマルチプレクサ＃０の出力が格納される。以下、ロ
ードイネーブル１２〜２６及びネクストロードイネーブ
ル４５〜５９についζも、前述と同様に考えることがで
きる０以上のようにしてディスティネーションレジスタ
５へ１６ヒノトの拡大または縮小の画像情報が格納され
ると、ンーケンス制御回路７は次の１６ビノトの画像情
報をソースレジスタ４へ格納する。また、アドレスカウ
ンタＩＯはカウントアツプし１次の水平ライン方向の拡
大または縮小処理に移る。

以上の動作概念を拡大について示したのが第５図（イ）
、（ロ）である、（イ）図の処理ののちに（ロ）図の如
くに次の処理が引き続いて実行される。

以上の処理を繰り返して実行することにより、ｌ水平ラ
イン方向の拡大または縮小が実行され、その終了と共に
シーケンス制御回路７はアドレスカウンタ１０を初期化
し、次の垂直ライン方向の拡大に必要な水平ライン方向
の画像情報をＩ６ビツトずつソースレジスタへ格納する
。同様の動作を繰り返し実行することにより、イメージ
メモリ１に格納された画像情報の垂直ライン方向の拡大
または縮小と、水平ライン方向の拡大または縮小が実行
され、拡大または縮小の画像情報がイメージメモリ　（
又は表示回路）２へ格納され、全体の動作が終了する。

尚、拡大率レジスタ９ａには、拡大率に対応した６ビツ
トの情報が格納され、リードオンリメモリ８の上位アド
レスを制御する。また、縮小率レジスタ９ｂには、縮小
率に対応した６ビツトの情報が格納され、リードオンリ
メモリ８の上位アドレスを制御する。

また、アドレスカウンタ１０は、リードオンリメモリ８
の下位７ビツｌ−（Ａφ〜Ａ６）または８ビツト（Ａφ
〜Ａ７：拡大時）のアドレスを制御する。

第７図は拡大時におけるリードオンリメモリ８のメモリ
マツプである。ｌワードの構成要因は、ソースレジスタ
４の１６ビツトの画像情報の各１ビツトを示すマルチプ
レックスアドレス２７〜４２と、ソースレジスタ４へ画
像情報を格納するか否かを示すソースロードイネーブル
４３と、マルチプレクサ６の出力をディスティネーショ
ンレジスタ５へ格納するか否かを示すロートイ名−プル
１１〜２６と、ソースレジスタ４へ画像情報を格納した
のらにディスティネーションレジスタ５ヘマルチプレク
サ６の出力を格納することを示すネクストロードイネー
ブル４４〜５９の各々である。

１ワードの画像拡大の制御情報は、イメージメモリ１に
格納されている１水平ライン方向の画像情報を拡大した
場合の情！ｇ獄に対応したワード数だけ、リードオンリ
メモリ８の連続したアドレスに格納されている。更に、
拡大率ごとに１水平ラインの画像拡大の制御ｉｎ報が順
番に格納されている。。

例えば、１ワードが９７ビツト、！水平ライン当たり２
５６ワーＦとした場合、拡大率１００％から拡大率２０
０％まで、２％ごとに５１種類の拡大率に対応する制御
情報がリードオンリメモリ８に格納されている。

第７図において、１つの拡大率に対し２５６ワードを対
応させるものとしたが、これは拡大率２００％の場合に
必要なワード数であり、１００％のみであれば１２８ワ
ードで足りる。必要とするワード数車位で連続するアド
レスに格納することによって、リードオンリメモリ８の
容量を小さくすることができる。

また、第８図は５図に対応したリードオンリメモリ８の
拡大率１５０％におけるメモリ内容を示すものである。

第９図は縮小時におけるリードオンリメモリ８のメモリ
マ・ノブである。この場合の構成要件は、ロードイネー
ブル１１〜２６と、マルチプレックスアドレス２７〜４
２と、レジスタ・フルステー、　　タス４３と、イメー
ジメモリ２ヘデイステイネーシヨン５の内容が格納され
たのらにソースレジスタ４の画像情報がディスティネー
ションレジスタ５へ格納されるべきことを示すネクスト
ロードイネーブル４５〜５９の各々である。１ワードの
画像縮小の制御情報は、イメージメモリ１に格納されて
いる画像情報の１水平ライン方向の情報■に対応したワ
ード数だけ、リードオンリメモリ８の連続したアドレス
へ格納される。更に縮小率ごとに前記ｌ水平９４２分の
画像の縮小の制ｉｆｆ［Ｉ情帖が順番にリートオンリメ
モリ８に格納されている。

例えば、ｌワードが９７ビ、トで、８ドツト／龍の解像
度によってＡ４サイズの原稿の短手を水平ライン方向に
選んだ場合、ｌ水平ライン当たりは１２８ワードである
。更に、縮小率１００％から５０％まで１％ごとに５１
種類の縮小率に対応する制御情報かリートオンリメモリ
８に格納されている。尚、第１０図に第６図に対応した
す〜ドオンリメモリ８の縮小率７５％におけるメモリ内
容を示す。

〔発明の効果〕

以上説明したように本発明の画像拡大縮小装置によれば
、多数ビットの画像情報を一度に拡大または縮小する処
理を行うようにしたため、処理速度の向上を図ることが
できる。

【図面の簡単な説明】 第１図は本発明の一実施例を示すブロック図、第２図は
第１図の実施例の具体的な回路図、第３図及び第４図は
拡大処理及び縮小処理を示すイメージメモリよりのリー
ド説明図、第５図（イ）、　（［１）及び第６図Ｃ＜’
）　、　（０）は拡大時及び縮小時におけるソースレジ
スタ４とディスティネーションレジスタ間の情報転送説
明図、第７図は拡大時におけるリードオンリメモリ８の
メモリマツプ、第８図は第５図に対応するリードオンリ
メモリ８のメモリ内容を示すメモリ構成図、第９図は縮
小時におけるリードオンリメモリ８のメモリマツプ、第
１０図は第６図に対応するり一ドオンリメモリ８の内容
を示すメモリ構成図、第１１図は従来の画像拡大縮小装
置を示すブロック図、第１２図は第１１図に示す行方向
拡大縮小回路９２の詳細プロ／り図。 符号の説明 １．２・・・・・・−イメージメモリ、　３・−・−・
メモリ制御回路４・−・−・・・ソースレジスタ、５−
・−・−ディスティネーションレジスタ、６−・−・−
・データマルチプレクサ。 ７・・・・・・・シーケンス制御回路、　８−・・−・
リードオンリメモリ、９ａ−・・・拡大率レジスタ、　
　９ｂ−・縮小率レジスタ、ｌＯ・・・−・アドレスカ
ウンタ。 特許出願人　　富士ゼロックス株式会社代理人　弁理士
　松　原　伸　之 同　同　村木清司 同　同　平田忠雄 同　　　　　同　　　上　　島　７享　−同　同　鉛末
　均 第３図　　　　　　第４図 イ戸−ジＰ仁りＡ ｅｂｔｒ 第５図　　　　　　第６図 第７図 第８図 第１１図 第１２図

Claims (1)

1. 【特許請求の範囲】 画像の各画素をデジタル化してイメージメモリに記憶し
   、この記憶された画像情報を拡大または縮小処理する画
   像拡大縮小装置において、 前記イメージメモリの画像情報に対し、垂直ライン方向
   の拡大または縮小の実行し、必要な水平ライン方向の画
   像情報を所定ビットづつ出力するシーケンス制御回路と
   、 該シーケンス制御回路より出力される水平方向の画像情
   報を格納するソースレジスタと、 水平ライン方向の拡大または縮小の制御情報を出力する
   リードオンリメモリと、 該リードオンリメモリに対し、拡大率または縮小率に対
   応したアドレスを出力するレジスタと、前記リードオン
   リメモリより出力される制御情報にしたがって必要な画
   像情報を出力するマルチプレクサと、 該マルチプレクサより出力される画像情報に記憶するデ
   ィスティネーションレジスタを設けたことを特徴とする
   画像拡大縮小装置。