JPS5975715A - デジタル可変遅延回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は１時系列テジタル信号の遅延量を可変とした遅
延回路に関する。

従来、連続的なすなスっち時系列のテジタル信号全一定
量遅延させる場合には記憶回路が使用されることもある
が、遅延量が一定でなく任ｔＡに遅延量を設定できる可
変遅延回路全得んとする場合には、一般に遅延量の異な
る複数の遅延線路全切換えるようにした構成がとられる
。

その−例全第１図に示す。符号１〜４はそれぞれＤ形レ
ジスタであって、入力信号は各り形レジスタ全直列に通
過して遅延量切換用スイッチ５に到る。−万、同期信号
によって入力信号に各り形レジスタを逐次シフトされる
。図から明らかなごとくスイッチ５の操作によって人力
信号の通過するＤ形しジスタの数が切換えられるので遅
延量が変化せしめられる。遅延量切換用スイッチ５とし
てはゲート素子全複数組合せて形成されているものが多
い。

このよりな可変遅延回路では、遅延量の可変範囲を大き
くとる必要がある場合には、切換ステップが多くなり、
従って一スィッチの接点数が多くなって回路構成が複雑
となり、丑たコストが増大するなど不都合があった。

本発明は、かかる従来技術の欠点を解消するものであっ
て、記憶手段を用いることによって。

比較的簡素な構成でありながら、著しく大きな範囲で遅
延量全可変し得るテジタル可変遅延回路を提供するもの
である。

以下図面を参照して本発明の実施例につき詳説する。第
２図において、２１は入力情報１■込み、その記１、は
内容を出力する記憶回路、２２は人力される同期信号を
設定値筐でカウント動作を繰り返し行う可変語長計数器
、２３は記憶回路２１と可変語長計数器２２の入出力を
制御する信号を発生する入出力制御信号発生回路である
。

この第２図に示される実施例回路の動作を第３図から第
５図を参照して以下に説明する。

最大計数値の設定が可変である可変語長計数器２２は同
期信号と同期して計数動作を行う。すなわち第３図に示
すように、同期信号ｔｏ、Ｌ＋、ｔ２・・・に同期して
可変語長計数器２２の割数値が０，１゜２、・・・と増
加して行き、設定値がＮの場合には。

言−１数値がＮに達すると言」数値はまた零から一巡を
始めこれを繰り返す。また、第４図に示すよう［ｆｌＲ
々の割数値Ｃ６、Ｃ４、Ｃ２−ＣＮ−１は、記憶回路２
１のそ力、それ対応した記憶番地Ａ。＋ＡＩ＋Ａ２・・
ＡＮ−１を指定する。今、同期信号ｔＯの時点で入力信
号ＤＯが入来しだとすると、計数値Ｃｏによって指定さ
れた記憶番地Ａ、に入力信号り、が記憶さｉｔ。

カウントが進行して一巡した時点すなわち同期信号ｔＮ
の点で再ひ記憶番地Ａ、が指定さり、記憶番地Ａ。に記
憶されていた内容り。が出力信号として読み出される。

このようにして入力信号り、は可変語長計数器２２の一
巡周期Ｎだけ遅延されだことになる。

次に、連続した信号Ｄｏ　＋Ｄ　Ｉ　、Ｄ２−　ＤＮ−
１、ＤＮ−の遅延を行う場合につき第５図を参照して説
明する。

同期信号がｔ。から１までの動作については第４図のも
のと同様であるが、同期信号ｔＮ＋１以降では記憶回路
２１の読出しと書込みが同時に行われる。すなわち例え
ばｔＮ＋１の時点では出力信号り。

が出力されると同時に入力信号のＤＮが書込まゎ。

る。以下ｔＮ＋２についても同様である。

ここで連続した入力信号を遅延させるだめには指定され
た記憶番地に対応した周期内で読出しと書込みの２つの
動作が行われねばならないが、これにはいくつかの方法
がある。その１つは読出しと１込みタイミングを同期信
号の周期内に直列に配置しておき、記憶した内容を失う
前Ｖこ読出してその後に新たに１込む方法である。

これを同期信号がＴＮであるときを例にとると。

前回に書込まれた記憶内容ＤＯが読出され、そして入力
信号ＤＮが書込壕れるのである。

さらに他の方法は、第６図に示すように２つの記憶回路
６１と６２す並列に構成し、入出力制御信号発生装置６
６の制御のもとてスイッチ６３と６４が連動して切換わ
るようにして、４Ａ、込みと読出しの動作を交互に、か
つ別々に行わせ、可変語長計数器６５に設定された設定
値で定する一巡周期毎にその動作を切換えるという方法
である。

次に本発明の他の一実施例を示す第７図において、７１
は記憶素子、７２はＤ形し／スタ、７３゜７４、．７５
は４ビノトカウンク、７６はインバータである。この記
憶素子７１は４０９６の番地を有する大容量のものであ
るから、同期信号の１倍から／１０９６倍に相当する遅
延を設定することが可能である。この実施例において読
出し、書込みの動作タイミングは同期信号パルスのデ、
クヒイを５０％としておけば、インバータ７６の遅延だ
晴。

で作られる。Ｄ形しジスタ７２は読出した記憶内容を保
持しておき、同期信号の入来に同期して保持内容を出力
するだめのレジスタである。また、４ビツトカウンタ７
３〜７５によって１２ビノトの可変語長計数器が構成さ
れ、同期信号の１〜４０９６倍に相当する種々の遅延量
を２の補数で設定することが可能である。

以上述べたとおり１本発明によれば信号遅延量の可変範
囲が大きく切換ステップが多いのにも拘らず小規模の回
路構成が得られ、消費電力節減の点でも顕著な効果を奏
するものである。

すなわち９例えば第７図の実施例ではＩＣが僅か６個で
構成され得るのに対して、第１図に示すような従来構成
のものでは数十倍の複雑なものとなってしまうものであ
る。

【図面の簡単な説明】

第１図は、従来のデジタル可変遅延回路を示すブロック
図、第２図は本発明の一実施例を示すブロック回路図、
第３図から第５図までは本発明実施例の動作を説明する
だめのタイムチャート、第６図および第７図は不発明の
他の一実施例を示すブロック図である。 １〜４・・・Ｄ形しジスタ、５・・・遅延量切換用スイ
ッチ、　　２１，６１．６２・・・記憶回路、　　２２
．６５・・・可変語長計数器、　　２３．６６　　人出
力制御信号発生回路。 ６３．６４　　・スイッチ、７１・・・記憶素子、７２
・・・Ｄ形しジスタ、７３〜７５・・・４ビットカウン
タ、７６・・インバータ。 特許出願人　　日本無線株式会社

Claims (1)

【特許請求の範囲】
1. （１）　　デジタル信号の読出しおよび書込みが可能な
   少くとも１つの記憶回路と、最大計数値の設定が可変で
   ある可変語長計数値と、前記記憶回路および可変語長計
   数器の入出力を制御する信号を発生する入出力制御信号
   発生回路とを具備シフ、前記可変語長計数器の計数値の
   夫々は前記記憶回路内の幻応した夫々の帯地に記憶され
   、前記最大計数値まで計数されたタイミングで前記記憶
   回路の読出しおよび書込みを行うことによって、任意に
   設定され得る前記最大計数１１ＩＩ１．に相当する時間
   だけの遅延が得られること全特徴とするデジタル可変遅
   延回路。 （２、特許請求の範囲第１項の装置において、前記記憶
   回路が互いに並列に構成された２つの記憶回路からなす
   、＠記憶つの記憶回路の夫々の読出しおよび書込みが、
   互いに同期して作動する切換スイッチ手段によって、交
   互に。 かつ別個に行われること全特徴とするデジタル可変遅延
   回路。