JPS5976457A - デユアルインライン型半導体装置の製造方法 - Google Patents
デユアルインライン型半導体装置の製造方法Info
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- JPS5976457A JPS5976457A JP58177947A JP17794783A JPS5976457A JP S5976457 A JPS5976457 A JP S5976457A JP 58177947 A JP58177947 A JP 58177947A JP 17794783 A JP17794783 A JP 17794783A JP S5976457 A JPS5976457 A JP S5976457A
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- Japan
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- lead
- frame
- leads
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/40—Leadframes
- H10W70/421—Shapes or dispositions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/071—Connecting or disconnecting
- H10W72/075—Connecting or disconnecting of bond wires
- H10W72/07551—Connecting or disconnecting of bond wires characterised by changes in properties of the bond wires during the connecting
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にプーアルインライン型（ＤＩ
Ｌ型）の半導体集積回路装置に関するものである。
Ｌ型）の半導体集積回路装置に関するものである。
ＤＩＬ型のガラス封止半導体装置の製造方法においては
、第１図に示すように、あらかじめリード１が折り曲げ
られた曲折リードフレーム２が用いラレ、リードフレー
ム２にセラミックベース４をガラスにて固着し、半導体
ペレットをセラミックベース４にガラスにて溶着した後
、半導体ペレット上の電極とリード間を金属細線にてワ
イヤボンディングしてから、セラミックキャップを取付
け、半導体ペレットをガラス封止している。
、第１図に示すように、あらかじめリード１が折り曲げ
られた曲折リードフレーム２が用いラレ、リードフレー
ム２にセラミックベース４をガラスにて固着し、半導体
ペレットをセラミックベース４にガラスにて溶着した後
、半導体ペレット上の電極とリード間を金属細線にてワ
イヤボンディングしてから、セラミックキャップを取付
け、半導体ペレットをガラス封止している。
しかし、リードフレームにセラミックベースな取付けた
後で、！Ｊ ＞’がペースからはがれる問題がしばし
ば発生した。かかる問題の原因につ（・ての検討によれ
ば、このような折り曲げフレームにおいては、フレーム
が立体的であるため、折り曲げられたリードは外力の影
響を受けやすく、それ力１上記問題の一因となっている
ことが明らかとなった。このようなリードはがれが発生
すると、その後の組立、取扱いが困難になる。特に超音
波振動でワイヤボンディングする場合には、リードが固
定されていないために、超音波振動がリードに吸収され
てしまり・ボンディング不良が発生する。
後で、！Ｊ ＞’がペースからはがれる問題がしばし
ば発生した。かかる問題の原因につ（・ての検討によれ
ば、このような折り曲げフレームにおいては、フレーム
が立体的であるため、折り曲げられたリードは外力の影
響を受けやすく、それ力１上記問題の一因となっている
ことが明らかとなった。このようなリードはがれが発生
すると、その後の組立、取扱いが困難になる。特に超音
波振動でワイヤボンディングする場合には、リードが固
定されていないために、超音波振動がリードに吸収され
てしまり・ボンディング不良が発生する。
また、折曲フレームはリードを折り曲げるときに、リー
ドの高さにバラツキを生じやすく、これがガラスとの接
着強度のバラツキとなり、リードはがれの一因になって
℃・る。
ドの高さにバラツキを生じやすく、これがガラスとの接
着強度のバラツキとなり、リードはがれの一因になって
℃・る。
したがって本発明は上述の如き問題指摘およびその原因
解析結果に基すき成されたものでその目的は、半導体装
置の製造工程で発生するリードはがれ及び半導体装置の
気密性の低下を防止することにある。
解析結果に基すき成されたものでその目的は、半導体装
置の製造工程で発生するリードはがれ及び半導体装置の
気密性の低下を防止することにある。
この目的を達成するために本発明では、ガラス封止半導
体装置の製造工程において、フラットなリードフレーム
を使用するとともに、このリードの折り曲げ部分すこ応
力集中させるための加工が施されることを特徴とするも
のである。以下実施例により本発明の詳細な説明する。
体装置の製造工程において、フラットなリードフレーム
を使用するとともに、このリードの折り曲げ部分すこ応
力集中させるための加工が施されることを特徴とするも
のである。以下実施例により本発明の詳細な説明する。
第２図に本発明のリードフレームの一実施例を示す。同
図に示すように、リードフレーム１０は平行に延びる２
本の外枠１１と、これら外枠１１に直交しかつ両端をそ
れぞれ外枠１１に連絡する２本の内枠１２と、前記外枠
１１に一端を支持されかつ内枠１２と平行に延びてその
先端を外枠１１および内枠１２の中央部に向かって屈曲
する複数のリード１３とからなって℃・る。また、リー
ド１３は中間部から外枠１１の付は根部に亘って細く形
成される外部リード１４と、残りの幅広の内部リード１
５とからなっている。また、前記内部り−ド１５の中間
の中央部には孔１６が設けられている。そして、これら
の孔１６は外枠１１に沿って平行に配列されても・る。
図に示すように、リードフレーム１０は平行に延びる２
本の外枠１１と、これら外枠１１に直交しかつ両端をそ
れぞれ外枠１１に連絡する２本の内枠１２と、前記外枠
１１に一端を支持されかつ内枠１２と平行に延びてその
先端を外枠１１および内枠１２の中央部に向かって屈曲
する複数のリード１３とからなって℃・る。また、リー
ド１３は中間部から外枠１１の付は根部に亘って細く形
成される外部リード１４と、残りの幅広の内部リード１
５とからなっている。また、前記内部り−ド１５の中間
の中央部には孔１６が設けられている。そして、これら
の孔１６は外枠１１に沿って平行に配列されても・る。
なお、外枠１１と内枠１２との交差部に設けられたガイ
ド孔１７は、リードフレーム移送時ガイドおよびリード
フレームの位置決め用の孔である。
ド孔１７は、リードフレーム移送時ガイドおよびリード
フレームの位置決め用の孔である。
このような形状のリードフレーム１０においては、第２
図で示すように、セラミックベース１８は内部リード１
５の孔１６よりも内側にガラスを介して取り付けられ、
キャップで封止される。また、リード１３は外枠１１と
の付は根部分鎖線Ａ−Ａ、Ｂ−Ｂで切断され、その後、
孔１６を有するリード部分で一方向側に折り曲げられる
。すなわち、第３図で示すように、フラットなリードフ
レーム１０の状態でセラミックベース１８をガラスを介
して固定するとともに、セラミックベース１８中夫に表
面に外部接続用電極を有する半導体ベレット１９を取り
付ける。その後、半導体ベレット１９の電極と内部リー
ド１５の先端をワイヤ（金属細線）２０で接続した後、
セラミックキャップ２１をガラスを介してセラミックベ
ース１８に重ね合わせ封止を行なう。つぎに、外枠１１
を外部リード１４から切断分離し、各リード１３をその
孔１６の部分で一方向に折り曲げる。この際、リード１
３の孔１６部分は応力集中が働くため、比較的弱い（小
さい）外力によって折り曲がる。
図で示すように、セラミックベース１８は内部リード１
５の孔１６よりも内側にガラスを介して取り付けられ、
キャップで封止される。また、リード１３は外枠１１と
の付は根部分鎖線Ａ−Ａ、Ｂ−Ｂで切断され、その後、
孔１６を有するリード部分で一方向側に折り曲げられる
。すなわち、第３図で示すように、フラットなリードフ
レーム１０の状態でセラミックベース１８をガラスを介
して固定するとともに、セラミックベース１８中夫に表
面に外部接続用電極を有する半導体ベレット１９を取り
付ける。その後、半導体ベレット１９の電極と内部リー
ド１５の先端をワイヤ（金属細線）２０で接続した後、
セラミックキャップ２１をガラスを介してセラミックベ
ース１８に重ね合わせ封止を行なう。つぎに、外枠１１
を外部リード１４から切断分離し、各リード１３をその
孔１６の部分で一方向に折り曲げる。この際、リード１
３の孔１６部分は応力集中が働くため、比較的弱い（小
さい）外力によって折り曲がる。
このため、リード１３を支持するガラス層にはクランク
が発生せず、気密性を低下させることはない。
が発生せず、気密性を低下させることはない。
このように、本発明によれば、デュアルインライン形の
半導体装置の製造においてフラットなリードフレームを
用いるため、折り曲げフレームに較べ外力の影響を受け
にくくなり、リードはがれは減少する。
半導体装置の製造においてフラットなリードフレームを
用いるため、折り曲げフレームに較べ外力の影響を受け
にくくなり、リードはがれは減少する。
また、フラットなリードフレームは、折り曲げ部分釦応
力集中させるための加工が施されているため、リードの
折り曲げによるリードのはがれ及び半導体装置の気密性
の劣化も生じにくくなる。
力集中させるための加工が施されているため、リードの
折り曲げによるリードのはがれ及び半導体装置の気密性
の劣化も生じにくくなる。
リードフレームのリード高さバラツ、キがなくなるとワ
イヤボンディングのボンディング高さＶ 一定住できる
ため、ボンディングツールの低速降下領域がせまくなり
、ワイヤボンディングのスピードを向上させることがで
きる。
イヤボンディングのボンディング高さＶ 一定住できる
ため、ボンディングツールの低速降下領域がせまくなり
、ワイヤボンディングのスピードを向上させることがで
きる。
なお、応力集中を起こさせろための孔の形状は。
第４図に示すように矩形孔２３あるいは楕円等であって
もよい。この際、最大応力集中を起こす箇所が一直線上
に並ぶように孔形状を決定すればよ−・。
もよい。この際、最大応力集中を起こす箇所が一直線上
に並ぶように孔形状を決定すればよ−・。
また、リードはプーアルインライン形以外のものであっ
てもよ（・。
てもよ（・。
第１図は従来用いられている曲折リードフレームの斜視
図、第２図は本発明による半導体装置の製造方法の一工
程を示す平面図、第３図は本発明により半導体装置を形
成した場合の斜視図、第４図はリードに形成する穴の他
の例を示す一部斜視図である。 １・・・リード、２・・・リードフレーム、３・・・外
枠、４・・・ベース、１０・・・リードフレーム、１１
・・・外枠、１２・・・内枠、１３・・・リード、１４
・・・外部リード、１５・・・内部リード、１６・・・
孔、１７・・ガイド孔、１８・・・セラミックベース、
１９・・・半導体ペレット、２０・・ワイヤ！、２１・
・・セラミックキャンプ、２３・・・矩形孔。 第 １ 図 第 ２ 図 第 ３ 図 ２ 第 ４ 図
図、第２図は本発明による半導体装置の製造方法の一工
程を示す平面図、第３図は本発明により半導体装置を形
成した場合の斜視図、第４図はリードに形成する穴の他
の例を示す一部斜視図である。 １・・・リード、２・・・リードフレーム、３・・・外
枠、４・・・ベース、１０・・・リードフレーム、１１
・・・外枠、１２・・・内枠、１３・・・リード、１４
・・・外部リード、１５・・・内部リード、１６・・・
孔、１７・・ガイド孔、１８・・・セラミックベース、
１９・・・半導体ペレット、２０・・ワイヤ！、２１・
・・セラミックキャンプ、２３・・・矩形孔。 第 １ 図 第 ２ 図 第 ３ 図 ２ 第 ４ 図
Claims (1)
- １．複数のリードとこれらリードの外端部を支持する枠
部とを有し４かつ上記複数のリードのそれぞれに応力集
中のための加工が施された平坦なリードフレームを用意
する工程、半導体ペレットを上記リードの一端に位置す
る金属細線接続部に対して所定の位置に固定する工程、
前記半導体ペレットに設けられた複数の電極とこれに対
応するリードとをそれぞれ金属細線により接続する工程
、上記半導体ペレットを封止する工程、上記リードの外
端部を支持する枠部ヲリードより切断する工程、上記リ
ードを上記応力集中のための加工が施された部分で一方
向側に折り曲げる工程を有することを特徴とするプーア
ルインライン型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177947A JPS5976457A (ja) | 1983-09-28 | 1983-09-28 | デユアルインライン型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177947A JPS5976457A (ja) | 1983-09-28 | 1983-09-28 | デユアルインライン型半導体装置の製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51101663A Division JPS5252370A (en) | 1976-08-27 | 1976-08-27 | Fabrication of glass-sealed semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5976457A true JPS5976457A (ja) | 1984-05-01 |
Family
ID=16039856
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177947A Pending JPS5976457A (ja) | 1983-09-28 | 1983-09-28 | デユアルインライン型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5976457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7961454B2 (en) * | 2005-05-18 | 2011-06-14 | Sanyo Electric Co., Ltd. | Multi-layered solid electrolytic capacitor and method of manufacturing same |
-
1983
- 1983-09-28 JP JP58177947A patent/JPS5976457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7961454B2 (en) * | 2005-05-18 | 2011-06-14 | Sanyo Electric Co., Ltd. | Multi-layered solid electrolytic capacitor and method of manufacturing same |
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