JPS5978544A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS5978544A
JPS5978544A JP57188661A JP18866182A JPS5978544A JP S5978544 A JPS5978544 A JP S5978544A JP 57188661 A JP57188661 A JP 57188661A JP 18866182 A JP18866182 A JP 18866182A JP S5978544 A JPS5978544 A JP S5978544A
Authority
JP
Japan
Prior art keywords
substrate
integrated circuit
silicon
semiconductor integrated
oxide
Prior art date
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Pending
Application number
JP57188661A
Other languages
English (en)
Inventor
Tatsuichiro Arikawa
有川　辰一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS5978544A publication Critical patent/JPS5978544A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations

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  • Element Separation (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路に関する。従来半導体集積回路
は基板の選択酸化により素子分離領域を形成し構成され
るのが通例であった。しかるに、基板の選択酸化により
半導体集積回路を構成する半導体集積回路基板表面に段
差を牛しる、結晶欠陥が生じる、という欠点があった。
本発明はかかる従来技術の欠点を（ｇ　くするために、
素子分１ｉｌｌｔ領域には低融点ンリコン酸化物が埋め
込まれて成る事を特徴としている。
本発明の目的とするところは、半導体基板表面の一層の
平坦化、結晶欠陥の但５減、半導体集積回路の一層の小
型化である。
以下ＭＯ３型ンリコン半導体集積回路についての実施例
を用いて詳細に説明する。
第１図は従来技術による素子間分離領域の形成例の断面
図を示したもので、窒化ンリコン膜１をマスクとして熱
酸化により素子間分離領域としての酸化ンリコン層２が
形成されたものである。６の領域は素子間分離フィール
ドイオン注入領域である。この場合、酸化シリコン層の
一部は窒化ンリコン膜下に入り込む事、素子間分離フィ
ールドイオン注入領域が横方向に拡がることが半導体集
積回路の小型化を防げている。また基板に厚い酸導体集
積回路表面の段差を生じる。
第２図〜第７図は、本発明による実施例として素子間分
離領域に熱酸化ンリコン膜に囲まれた低融点シリコン酸
化物、例えば８〜１２モルパーセントのリンを含む気相
成長ＳｉＯ□を埋め込んだ場合の素子間分離領域周辺の
断面図（第７図）とその製造工程順図（第２図〜第７図
）を示すものである。第２図ではシリコン基板を既存の
方法にて１６方性のエツチングを行ない数ミクロンの深
さの溝を形成している。第３図では熱酸化により簿い酸
化シリコン膜９をシリコン基板の溝に形成する。
この時、必要に応じて素子間分離フィールドイオン注入
を実施する。
第４図では気相成長法により低融点シリコン酸化物、例
えば８〜１２モルバーセン”トのリンを含んだシリコン
酸化物１０を被着することによりシリコン基板の溝を埋
めている。反応性イオンエツチング等を用いれば１ミク
ロン程度の幅を持つ狭く深い溝を形成する事が可能であ
り、１ミクロン程度の細い溝はＯＶＤ法のシリコン酸化
物で埋め第５図では基板を熱処理する事により低融点シ
リコン酢化物を流動させ満−に部に生じていた段差を平
坦化する。
第６図では低融点シリコン酸化物を所定の量だけエツチ
ング除去しシリコン基板に埋め込まれた低融点シリコン
酸化物による素子間分離領域が形成される。ついで基板
のエツチングの際にエツチングのマスク材として用いた
ンリコン窒化物層を除去する。（第７図） 本発明によれば長時間の熱処理を実施する事なく素子分
離領域を形成できる為、素子間分離フィールドイオン注
入領域の横方向への拡がり及び結晶欠陥の発生を最少限
にしつつ、小型化・平坦化された半導体集積回路が得ら
れる。
【図面の簡単な説明】
第１図・・・従来法による素子分離領域の断面図第２図
〜第７図・・本発明による素子分離領域の断面図（第７
図）とその工程順図。 １．７・・・・・窒化ンリコン ２・・・・・熱酸化ンリコン ３・・・・・素子分離フィールドイオン注入領域４・・
・・・シリコン基板 ５．６．９・・・・・熱ＮＱ化ンリコン８・・・・・・
イオン注入 １０・・・・・低融点ンリコン酸化物 以　　」― 出願人　　株式会社諏訪精工舎 代理人　　弁理士　最十　　務。 ＼ 第４０ ’：ｊｌＪ’　ＯＩ””：、：

Claims (1)

  1. 【特許請求の範囲】 １）半導体基板の素子間分離領域には低融点シリコン酸
    化物領域が埋め込まれて成る事を特徴とする半導体集積
    回路。 ２）半導体基板の素子間分離領域には異なる絶縁層に囲
    まれた低融点ンリコン酸化物領域が埋め込まれて成る事
    を特徴とする特許請求の範囲＠１項記載の半導体集積回
    路。
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