JPS5978563A - Ｐｒｏｍ集積回路 - Google Patents
Ｐｒｏｍ集積回路Info
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- JPS5978563A JPS5978563A JP57188714A JP18871482A JPS5978563A JP S5978563 A JPS5978563 A JP S5978563A JP 57188714 A JP57188714 A JP 57188714A JP 18871482 A JP18871482 A JP 18871482A JP S5978563 A JPS5978563 A JP S5978563A
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- 230000010354 integration Effects 0.000 description 5
- 239000011159 matrix material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 241000282472 Canis lupus familiaris Species 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、モノリシック集積回路化に好適なＰＲ，ＯＭ
（プロゲラマフ゛ル争リード・オンリー・メモリ）に関
するものである。
（プロゲラマフ゛ル争リード・オンリー・メモリ）に関
するものである。
ＦＲＯＭには従来バイポーラ型とＭＯＳ型（ＥＰＲＯＭ
）がちシ、共に５Ｖ標準電源電圧で動作するものは多数
量産されているが、ＩＶクラスの低電源電圧で動作可能
なものは少なく、あってもせいぜい、メモリ・セルアレ
イのみで別チップで各種周辺回路を必要とし、メモリセ
ルアレイは完全デコードされていないため、端子数が多
く、集積化には極めて不利であった。
）がちシ、共に５Ｖ標準電源電圧で動作するものは多数
量産されているが、ＩＶクラスの低電源電圧で動作可能
なものは少なく、あってもせいぜい、メモリ・セルアレ
イのみで別チップで各種周辺回路を必要とし、メモリセ
ルアレイは完全デコードされていないため、端子数が多
く、集積化には極めて不利であった。
本発明の目的は、周辺回路までメモリセルアレイと同一
チップに集積化し１■クラスの低電源電圧で動作可能な
モノリシック集積化に好適な低電力１１ｔＯＭを提供す
ることにある。
チップに集積化し１■クラスの低電源電圧で動作可能な
モノリシック集積化に好適な低電力１１ｔＯＭを提供す
ることにある。
本発明によれば、メモリセルアレイの単位セルに所謂ジ
ャレクション型の素子を使用し、且つ周辺回路に所謂Ｒ
Ｔ Ｌ （Ｒｅｓｉｓｔｏｒ−ＴｒａｎｓｉｓｔｏｒＬ
ｏｇｉｃ）を使用して組合せることによシ始めて１■で
動作可能なＰ Ｒ，ＯＭが得られる。
ャレクション型の素子を使用し、且つ周辺回路に所謂Ｒ
Ｔ Ｌ （Ｒｅｓｉｓｔｏｒ−ＴｒａｎｓｉｓｔｏｒＬ
ｏｇｉｃ）を使用して組合せることによシ始めて１■で
動作可能なＰ Ｒ，ＯＭが得られる。
次に図面全参照して本発明について説明する。
第１図は本発明の実施例である。
本図においてＱｌｌ ｒ Ｑ１２ ｒ Ｑ２１ ｒ Ｑ
２２は２行２列（便宜上２行２列であられすが、一般の
１行ｍ列に拡張出来る事はいうまでもない）のマトリク
スに配置されたメモリセルである。本図では、各セルは
未書込状態に相当し、たとえばＱｕで第１エミッタＥ、
がベース（電極はない）に対し逆バイアス（定電位）が
かかっても、トランジスタはＯＦＦしている。次に、後
述の所定の方法で電気的に書込むつまりエミッタＥ１と
ベースのジャンクションヲ短絡させると％Ｅ１はベース
に直結し、セルＱｏは第２図の如くなり、ＢＩにある正
電位が印加されると、トランジスタはＯＮ出来る。この
トランジスタのＯＮ、ＯＦＦを情報し、０に対応させる
事によシ、所謂ＦＲＯＭが形成出来る。なお、抵抗器Ｒ
Ｃは、書込時のまわシこみ電流を制限するための抵抗器
であり、且つ読出動作時の電流（本例では抵抗器Ｒ，，
Ｒ８等で決まる）に対しては無視しうる程度の電位降下
しか生じないような値に設定されている。
２２は２行２列（便宜上２行２列であられすが、一般の
１行ｍ列に拡張出来る事はいうまでもない）のマトリク
スに配置されたメモリセルである。本図では、各セルは
未書込状態に相当し、たとえばＱｕで第１エミッタＥ、
がベース（電極はない）に対し逆バイアス（定電位）が
かかっても、トランジスタはＯＦＦしている。次に、後
述の所定の方法で電気的に書込むつまりエミッタＥ１と
ベースのジャンクションヲ短絡させると％Ｅ１はベース
に直結し、セルＱｏは第２図の如くなり、ＢＩにある正
電位が印加されると、トランジスタはＯＮ出来る。この
トランジスタのＯＮ、ＯＦＦを情報し、０に対応させる
事によシ、所謂ＦＲＯＭが形成出来る。なお、抵抗器Ｒ
Ｃは、書込時のまわシこみ電流を制限するための抵抗器
であり、且つ読出動作時の電流（本例では抵抗器Ｒ，，
Ｒ８等で決まる）に対しては無視しうる程度の電位降下
しか生じないような値に設定されている。
さて従来は、この型のメモリセルは、メモリセルマトリ
クスだけの形では知られていたが、メモリセル数が少し
多くなるとたちまち端子数が著増し、（たとえば３２
Ｘ ３２＝ １．０２４ビツトの時、信号端子だけで３
２＋３２＝６４本）且つこれに見合う、やはシ端子数の
多い周辺回路を別に用意せねばならず、モノリシック集
積化には大変不適であった。特に本メモリセルマトリク
スは、各セルの限流抵抗Ｒｃがある関係で低電力動作に
適しておシ、就中Ｖｃｃ二１ｖ程度の低電圧低電力動作
に好適であるが、その場合周辺回路も当然同じ低電圧電
源で動作せねばならないが、従来本形成のメモリセルと
同一チップに製造可能な周辺回路は知られていなかった
。
クスだけの形では知られていたが、メモリセル数が少し
多くなるとたちまち端子数が著増し、（たとえば３２
Ｘ ３２＝ １．０２４ビツトの時、信号端子だけで３
２＋３２＝６４本）且つこれに見合う、やはシ端子数の
多い周辺回路を別に用意せねばならず、モノリシック集
積化には大変不適であった。特に本メモリセルマトリク
スは、各セルの限流抵抗Ｒｃがある関係で低電力動作に
適しておシ、就中Ｖｃｃ二１ｖ程度の低電圧低電力動作
に好適であるが、その場合周辺回路も当然同じ低電圧電
源で動作せねばならないが、従来本形成のメモリセルと
同一チップに製造可能な周辺回路は知られていなかった
。
本発明によれば、第１図の実施例に見られるように、行
・列の周辺回路にＲＴ Ｌ論理回路を導入する事によシ
、はじめてＶｃｃ＝ＩＶ程度の低電圧動作の可能な、モ
ノリシック集積化に好適なＦ ＲＯＭが得られる。
・列の周辺回路にＲＴ Ｌ論理回路を導入する事によシ
、はじめてＶｃｃ＝ＩＶ程度の低電圧動作の可能な、モ
ノリシック集積化に好適なＦ ＲＯＭが得られる。
本例においては行（ｒｌ 、ｒ２ ）側、列側（１１，
１２）周辺回路共各行（列）ドライバはここでは２人力
ＮＯＲ形式で示しており、これら入力は、さらに第３図
（こ示す如き正補出力発生回路の出力Ａ、Ａ’で駆動す
る事によシ、２進（Ｂ Ｉ ＮＡＲＹ ）入力Ａを複数
個受けてフルデコードする事が可能になる。
１２）周辺回路共各行（列）ドライバはここでは２人力
ＮＯＲ形式で示しており、これら入力は、さらに第３図
（こ示す如き正補出力発生回路の出力Ａ、Ａ’で駆動す
る事によシ、２進（Ｂ Ｉ ＮＡＲＹ ）入力Ａを複数
個受けてフルデコードする事が可能になる。
当然端子数は著減し、たとえば先の３２×３２の場合信
号入力はわずか１０本で済む。これらの回路において、
行・列ドライバの負荷抵抗几１．几、。
号入力はわずか１０本で済む。これらの回路において、
行・列ドライバの負荷抵抗几１．几、。
Ｒ３ＪＬ４等は書込時には書込電源のまわりこみバスと
なるので、セルの抵抗Ｒｃと同じくその大きさにまわシ
こみ電流量が書込電源にくらべ充分小さいよう考慮せね
ばならない。出力端子Ｏに接続されたセンス回路はここ
では最も単純なｌｔ、／ｈｋ入力とする２人力ＮＯＲ形
式のトランジスタＱｏｔ ＋ ＱＯ２で構成したが、変
形は几ＴＬ回路の範囲でも種々ありうる。センスアンプ
の入力抵抗器Ｒ３，、Ｒ４，ははやはシ書込時のまわシ
こみに対して限流抵抗器として働いている。
なるので、セルの抵抗Ｒｃと同じくその大きさにまわシ
こみ電流量が書込電源にくらべ充分小さいよう考慮せね
ばならない。出力端子Ｏに接続されたセンス回路はここ
では最も単純なｌｔ、／ｈｋ入力とする２人力ＮＯＲ形
式のトランジスタＱｏｔ ＋ ＱＯ２で構成したが、変
形は几ＴＬ回路の範囲でも種々ありうる。センスアンプ
の入力抵抗器Ｒ３，、Ｒ４，ははやはシ書込時のまわシ
こみに対して限流抵抗器として働いている。
Ａ１＋Ａ２＋Ａ３＋Ａ４は書込のための行・列ドライバ
であるが、セル及び読出用周辺回路には上述のようにま
わりこみ電流に対して限流抵抗がはいるよう配慮しであ
るので、通常のＦＲＯＭと同じ回路が使える。実例を各
々第４図、第５図に示す。書込動作時には専用電源Ｖｃ
ｃｐ、Ｖｐを使う。これらのドラ１バのデコード入力回
路（図示せず）は、周知のＴＴＬ回路やＲＴＬ回路が使
えその２進（Ｂ Ｉ ＮＡＲ’Ｙ ）入力端子は読出用
２進（Ｂ Ｉ ＮＡＲＹ ）入力の対応入力と共通に出
来る。なお又、その他の論理回路を）（、Ｔ Ｌ論理で
組んで同一チップに収納する事も可能である。たとえば
、ＢＩＮ’ＡＲ，Ｙアドレス入力Ａ（複数）をレジスタ
・バッファする事も可能であるし、又シフトレジスタで
受けてシリアル−パラレル変換すれば入力端子数を僅か
２本（入力データとクロック）に減らせる。出力０（複
数）もレジスタバッファやシフトレジスタバッファする
ことが出来る。
であるが、セル及び読出用周辺回路には上述のようにま
わりこみ電流に対して限流抵抗がはいるよう配慮しであ
るので、通常のＦＲＯＭと同じ回路が使える。実例を各
々第４図、第５図に示す。書込動作時には専用電源Ｖｃ
ｃｐ、Ｖｐを使う。これらのドラ１バのデコード入力回
路（図示せず）は、周知のＴＴＬ回路やＲＴＬ回路が使
えその２進（Ｂ Ｉ ＮＡＲ’Ｙ ）入力端子は読出用
２進（Ｂ Ｉ ＮＡＲＹ ）入力の対応入力と共通に出
来る。なお又、その他の論理回路を）（、Ｔ Ｌ論理で
組んで同一チップに収納する事も可能である。たとえば
、ＢＩＮ’ＡＲ，Ｙアドレス入力Ａ（複数）をレジスタ
・バッファする事も可能であるし、又シフトレジスタで
受けてシリアル−パラレル変換すれば入力端子数を僅か
２本（入力データとクロック）に減らせる。出力０（複
数）もレジスタバッファやシフトレジスタバッファする
ことが出来る。
このようにして、Ｖｃｃ＝ＩＶ程度で動作可能で且つプ
ログラマブルは集積化されたＦＲＯＭが提供出来、且つ
本技術は狭義のＦＲＯＭにとどまらず、プログラマブル
な素子マトリクスを含む任意の論理回路に適用出来るの
で、本発明の効果は犬である。
ログラマブルは集積化されたＦＲＯＭが提供出来、且つ
本技術は狭義のＦＲＯＭにとどまらず、プログラマブル
な素子マトリクスを含む任意の論理回路に適用出来るの
で、本発明の効果は犬である。
第１図は本発明の実施例を示す図、第２〜５図は第１図
の発明に関連する各機能ブロックの具体例を示す図であ
る。 Ｑｕ−Ｑ２□・・・・・・Ｒ，０ＭセルＡｌ（Ａ２）
の発明に関連する各機能ブロックの具体例を示す図であ
る。 Ｑｕ−Ｑ２□・・・・・・Ｒ，０ＭセルＡｌ（Ａ２）
Claims (3)
- （１）少なく共第１および第２のエミッタ領域を有する
トランジスタと、１つの抵抗器を有し、該トランジスタ
のコレクタが列線に、該第１のエミッタが行線に、該第
２のエミッタが該抵抗器を介して接地されてなる記憶セ
ルが複数個性・列に配されてなるアレイを有し、その行
および列デコーダ回路の少なく共一部がＲＴＬ論理によ
シ構成されていることを特徴とするＰＲ，ＯＭ集積回路
。 - （２）上記行デコーダが各行あたり、コレクタが共通に
行線と負荷抵抗器に接続され、エミッタが接地され、ベ
ースが直接又は別の抵抗器を介して各々入力端子に接続
された複数個のトランジスタからなることを特徴とする
特許請求の範囲第（１）項に記載のＦＲＯＭ集積回路。 - （３）上記列デコーダが各列あだシ、コレクタが共通に
列線と負荷抵抗器に接続され、エミッタが接地され、ベ
ースが直接又は抵抗器を介して各々入力端子に接続され
た複数個のトランジスタと、コレクタが共通接続されて
出力端子となり、ベースが各々抵抗器を介して各列線に
接続され、エミッタが接地された別の複数個のトランジ
スタを含むことを特徴とする特許請求の範囲第（１）項
に記載のＰＲ，ＯＭ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188714A JPS5978563A (ja) | 1982-10-27 | 1982-10-27 | Ｐｒｏｍ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188714A JPS5978563A (ja) | 1982-10-27 | 1982-10-27 | Ｐｒｏｍ集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5978563A true JPS5978563A (ja) | 1984-05-07 |
Family
ID=16228500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188714A Pending JPS5978563A (ja) | 1982-10-27 | 1982-10-27 | Ｐｒｏｍ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5978563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004080469A1 (ja) * | 2003-03-11 | 2004-09-23 | Arkray Inc. | 低血糖症状回復用補助食品 |
-
1982
- 1982-10-27 JP JP57188714A patent/JPS5978563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004080469A1 (ja) * | 2003-03-11 | 2004-09-23 | Arkray Inc. | 低血糖症状回復用補助食品 |
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