SU1111204A1 - Оперативное запоминающее устройство - Google Patents

Abstract

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричньш накопитель, дешифратор строк, выходы которого соединены с соответствующими словарными шинами накопител , дешифратор столбцов, вькоды которого соединены с первыми входами соответствующих разр дных усилителей считывани , вторые и третьи входы которых соединены с соответствующими разр дными шинами накопител , а первые и вторые выходы разр дных усилителей считывани  соединены соответственно с первым и вторьм входами выходного усилител  и блок выбора кристалла, отличающеес  тем, что, с целью повьш1ени  надежности путем увеличени  достоверности хранимой информации и уменьшени  потребл емой мощности, устройство содержит блок внутренней регенерации, первый и второй входы которого соединены соответственно с первыми и вторыми выходами разр дных усилителей счи тывани , а третий и четвертый входы с соответствующими выходами блока выбора кристалла, первый выход блока внутренней регенерации соединен с управл ющими входами дешифраторов столбцов и строк, а второй выход с третьим входом выходного усилител . 2. Устройство по п. 1, отличающеес  тем, что блок внутренней регенерации содержит первый и второй п-р-п-транзисторы, базы которых соответственно  вл ютс  первым и вторым входами блока внутренней регенерации, коллекторы соединены с источниками положительного напр жени , а эмиттеры - соответственно с первым и вторым генераторами тока и первым и вторым эмиттерами двух-, § эмиттерного п-р-п-транзистора, база которого подключена к первому источнику опорного напр жени , а коллектор - к базе р-п-р-транзистора эмиттер которого соединен с анодом первого и катодом второго диодов, первый резистор, один вывод которого соединен с катодом второго лциода, первый резистор, один вывод которого соединен с катодом второго диода, другой вывод - с коллектором двухэмиттерного п-р-п-транзистора и катою о дом первого диода, а анод второго диода соединен с источником положи4 тельного напр жени , коллектор р-п-ртранзистора соединен с базой третьего п-р-п-транзистора, коллектор которого соединен с базой р-п-р-транг зистора, а эмиттер - с одним выводом второго резистора, другой вьгоод которого соединен с базой четвертого п-р-п-транзистора,  вл ющейс  вторым выходом блока внутренней регенерации, третий диод, катод которого соединен с шиной нулевого потенциала, а анод .с одним выводом третьего резистора.

Description

другой вывод которого подключен к базе четвертого п-р-п-транзистора, коллектор которого соединен с кол-, лектором п того п-р-п-транзистора,  вл ющимс  первым выходом блока внут ренней регенерации, эмиттеры четвертого , п того и шестого п-р-п-транзисторов соединены с третьим генератором тока, база шестого п-р-п-транзистора соединена с вторым источником опорного напр жени , а коллектор подключен к одному выводу четвертого резистора, другой вьшод

которого подключен к источнику положительного напр жени , а коллектор п того п-р-п-транзистора соединен с одним выводом п того резистора, другой вывод которого соединен с источником положительного напр жени , четвертый диод, анод которого подключен к базе третьего п-р-п-транзистора , а катод  вл етс  третьим входом блока внутренней регенерации, база п того п-р-п-транзистора  вл етс  четвертым входом блока внутренней регенерации.

Изобретение относитс  к цифровой вычислительной технике, в частности к полупроводниковым оперативным запоминающим устройствам (ОЗУ). Известно ОЗУ, содержащее матричный накопитель, дешифратор строк, выходы которого соединены с соответствуюш 1ми словарными шинами нако пител , дешифратор столбцов, выходы которого соединены с разр дными уси лител ми, считывани , входы которых по/1ключены к разр дным шинам, а выходы соединены со входами выходного усилител , и схему выбора кристалла 1. Недостатком данного ОЗУ  вл етс  низка  надежность хранени  информации . Наиболее близким к данному изобретению  вл етс  ОЗУ, содержащее матричный накопитель, дешифратор строк, выходы которого соединены :с соответствующими словарными шинами накопител , дешифратор столбцов, выходы которого соединены с первыми входами соответствующих разр дных усилителей считывани , вторые и третьи входы которых соединены с соответствующими разр дными шинами накопител , а первые и вторые выходы разр дных усилителей считывани  соединены соответственно с первыми вторыми входами выходного усилител , и блок выбора кристалла Zj . Недостатком этого ОЗУ  вл етс  низка  достоверность функционировани  и большое потребление мощности. Целью изобретени   вл етс  повышение надежности устройства путем увеличени  достоверности хранимой информации и уменьшение потребл емой мощности. Поставленна  цель достигаетс  тем, что в оперативное запоминающее устройство, содержащее матричный накопитель , дешифратор строк, выходы которого соединены с соответствующими словарными шинами накопител , дешифратор столбцов, выходы которого соединены с первыми входами соответствующих разр дных усилителей считывани , вторые и третьи входы которых соединены с соответствующими разр дными шинами накопител , а первые и вторые выходы разр дных усилителей считывани  соединены соответственно с первым и вторым входами выходного усилител  и блока выбора кристалла, введены блок внутренней регенерации, первьш и второй входы которого соединены соответственно с первыми и вторыми выходами разр дных усилителей считьшани , а третий и четвертый входы - с соответствующими выходами блока выбора кристалла , первый выход блока внутренней регенерации соединен с управл ющими входами дешифраторов столбцов и строк а второй выход - с третьим входом выходного усилител . Блок внутренней регенерации содержит первый и второй п-р-п-транзисторы , базы которых соответственно  вл ютс  первым и вторым входами блока внутренней регенерации, коллекторы соединены с источниками положительного напр жени , а эмиттеры соответственно с первым и вторым генераторами тока и первым и вторым эмиттерами двухэмиттерното п-р-п-тра зистора, база которого подключена к первому источнику опорного напр жени , а коллектор - к базе р-п-р-транзистора эмиттер которого соединен с анодом первого и катодом второго диодов, первый резистор, один вывод которого соединен с катодом второго диода, другой вывод - с коллектором двухэмиттерного п-р-п-транзистора и катодом первого диода а анод второго диода соединен с источником положительного напр жени , коллектор р-п-р-транзистора соединен с базой третьего п-р-п-транзистора , коллектор которого соединен с базой р-п-р-транзистора, а эмиттер с одним вьшодом второго резистора, другой вывод которого соединен с базой четвертого п-р-п-транзистора,  вл ющейс  вторым выходом блока внутренней регенерации, третий диод катод которого соединен с шиной нулевого потенциала, а анод - с одним выводом третьего резистора, дру гой вывод которого подключен к базе четвертого п-р-п-транзистора, коллектор которого соединен с колле тором п того п-р-п-транзистора,  вл ющимс  первым выходом блока внутренней регенерации, эмиттеры че вертого, п того и шестого п-р-п-тра зисторов соединены с третьим генератором тока, база шестого п-р-п-транзистора соединена со вторым источником опорного напр жени , а коллектор подключен к одному выводу четвертого резистора, другой вывод которого подключен к источник положительного напр жени , а коллек тор п того п-р-п-транзистора соединен с одним выводом п того резистора , другой вьшод которого соединен с источником положительного напр жени , четвертый диод, анод которого подключен к базе третьего п-р-п-транзистора, а катод  вл етс  третьим входом блока внутренней регенерации, база п того п-р-п-тран зистора  вл етс  четвертым входом блока внутренней регенерации. На фиг. 1 представлена структурна  схема ОЗУ; на фиг. 2 - принципиаль на  электрическа  схема блока внутренней регенерации. ОЗУ содержит матричный накопитель 1, словарные шины 2, разр дные шины 3, дешифратор 4 строк, дешифратор 5 столбцов, разр дные усилители считывани  6, выходной усилитель 7, блок 8 выбора кристалла, блок внутренней регенерации 9. Блок внутренней регенерации 9 содержит первый и второй п-р-п-транзисторы соответственно 10 и 11, источники положительного напр жени  12 и 13 дл  п-р-п-транзисторов 10 и 11, первый и второй генераторы тока соответственно 14 и 15, двухэмиттерный п-р-п-транзистор 16, пер- вый источник опорного напр жени  17, р-п-р-транзистор 18, первый и второй диоды соответственно 19 и 20, первый резистор 21, источник положительного напр жени  22, третий п-р-п-транзистор 23, второй резистор 24, четвертый п-р-п-транзистор 25, третий диод 26, шину нулевого потенциала 27, третий резистор 28, п тый п-р-п-транзистор 29, шестой п-р-п-транзистор 30, третий генератор тока 31, второй источник опорного напр жени  32, четвертый и п тый резисторы соответственно 33 и 34, источники положительного напр жени  35 и 36, четвертьй диод 37. ОЗУ работает следующим образом. При обращении к матричному накопителю 1 выбор запоминающих элементов осуществл етс  понижением потенциала словарной шины 2 в выбранной строке и заданием тока записи-считьгоани  в разр дных шинах 3 выбранного столбца в соответствии с кодом адреса, поступающим с дешифраторов строк 4 и столбцов 5.Информационный сигнал в виде разности потенциалов разр дных шин 3 усиливаетс  разр дным усилителем считывани  6 и поступает одновременно на выходной усилитель 7 и блок внутренней регенерации 9. Дл  экономии потребл емой мощности сигналом с дешифратора столбцов 5 включаетс  разр дньм усилитель считывани  6 только в выбранном столбце. В режиме считывани  информации под действием информационного сигнала выходной усилитель 7 переключаетс  в одно из состо ний (логического нул  или единицы) и выдает считанную информацию на выход ОЗУ. В режиме записи информации, в от511

личии от режима считывани , выходной усилитель 7 выключен, и записываема  информаци  на выход ОЗУ не поступает При поступлении информационного сигнала блок внутренней регенерации формирует два управл ющий сигнала, один из них фиксирует состо ние выходного усилител  7 (в режиме считывани  информации), обеспечива  посто нную выдачу считанной информации на выход ОЗУ независимо от протекающих в дальнейшем процессов в матричном накопителе 1 до окончани  обращени  к кристаллу. Другой управл ющий сигнал отключает дешифраторы строк 4 и столбцов 5 от матричного накопител  1 и переводит тем самым последний в режим регенерации (хранени ) информации. Таким образом, когда процесс считывани  или записи уже закончен, но кристалл остаетс  выбранным, блок внутренней регенерации 9 переводит ОЗУ в целом в режим пониженной потребл емой мощности , обеспечива  высокую экономичность . По окончании обращени  к кристаллу блок 8 выбора кристалла формирует два управл ющих сигнала, один из которых переводит блок внутренней регенерации в исходное состо ние, а другой запрещает вклю-, чение дешифраторов строк 4 и столбцов 5.

Введение в ОЗУ блока внутренней регенерации 9 позвол ет создать статическое ОЗУ на основе квазистатических элементов пам ти.

Блок внутренней регенерации 9 работает следующим образом.

В режиме хранени  информации на базы первого и второго п-р-п-тран зисторов соответственно 10 и 11 поступают сигналы высокого логического уровн  с первого и второго выходного усилител  7. Блок 8 выбора кристалла формирует на выходах сигналы соответственно низкого и высокого логического уровн . Таким образом, в режиме хранени  информации р-п-р-транзистор 18 и третий п-р-п-транзистор 23 выключены и с резистивного делител , образованного вторым 24 и третьим 28 резисторами, на базу четвертого п-р-п-транзистора 25 посту ,пает сигнал низкого логического уровн . Ток третьего генератора тока 31 протекает через п тый транзистор 29 и формирует на п том резисторе 34

1204

сигнал низкого логического уровн , отключающий дешифраторы строк 4 и столбцов 5 от матричного накопител  1.

При обращении к кристаллу блок 8 выбора кристалла формирует на первом выходе сигнал высокого логического уровн  (но р-п-р-транзистор 18 и третий п-р-п-транзистор 23 остаютс  в выключенном состо нии бла0 годар  использованию четвертого разв зывающего диода 37), а на втором выходе - низкого логического уровн .

Ток третьего генератора тока 31

5 переключаетс  в шестой п-р-п-транзистор 30. На п том резисторе 34 формируетс  сигнал высокого логического уровн , разрешающий прохождение кода адреса с дешифраторов

0 строк 4 и столбцов 5 на накопитель 1. В зависимости от используемых конструкций дешифраторов дл  их включени  и выключени  может быть использован сигнал противоположной пол р5 ности, формируемый на четвертом резисторе 33 (фиг. 2, показано пунктиром ) . После завершени  в накопителе 1 процесса считывани  или записи дифференциальный информационный

0 сигнал поступает с разр дных усилителей считывани  6 на выходной усилитель 7. В зависимости от пол рности дифференциального сигнала ток одного из генераторов тока 14 или

5 15 переключаетс  в двухэмиттерный транзистор 16 и включает р-п-р-транзистор 18 и третий п-р-п-транзистор 23. Второй диод 20 и третий диод 26 служат дл  согласовани  логичес0 ких уровней, а первый диод 19,- дл  стабилизации тока, протекающего через р-п-р-транзистор 18 и третий п-р-п-транзистор 23. На резистив .ном делителе, образованном вторым

5 и третьим резисторами 24 и 28 формируетс  сигнал высокого лoгичecкdго уровн , фиксируннций состо ние выходного усилител  7 и переключающий ток третьего генератора тока 31 в

0 четвертый транзистор 25. На п том резисторе 34 формируетс  сигнал низкого логического уровн , отключающий дешифраторы строк 4 и столбцов 5 от накопител  1 и переS вод щий последний в режим регенера ции (хранени ) информации. С переходном накопител  1 в режим регенерации информации потенциалы на 711 входах выходного усипител  7 выравниваютс  и повышаютс . Ток первого или второго генераторов тока 14, 15 вновь переключаетс  в первый или второй п-р-п-транзисгоры 10 и 11, но р-п-р-транзистор 18 и третий . п-р-п-транзистор 23 остаютс  включенными . Состо ние вьпсодного усилител  7 остаетс  фиксированным до окончани  обращени  к кристаллу. Ток третьего генератора тока 31 по-прежнему протекает через четвертыйп-р-п-транзистор 25 и формирует на п том резисторе 34- сигнал низкого логического уровн . Дешифратор строки 4 и столбцов 5 отключены от накопител  1. Пр окончании обращени  к кристалл блок 8 выбора кристалла формирует на Своих выходах сигналы соответственн низкого и высокого логических уровней , р-п-р-транзистор и третий п-р-п -транзистор 23 выключаютс , резисти ным делителем, образованным вторым и третьим резисторами 24 и 28, на втором выходе блока внутренней реге нерации 9 формируетс  сигнал низкого логического уровн , выключающи выходной усилитель 7. Ток третьего генератора тока 31 переключаетс  из четвертого п-р-п-транзистора 25 в п тый п-р-п-транзистор 29. На п том резисторе 34 по-прежнему формиуетс  сигнал низкого логического ровн  и дешифраторы строк 4 и столбцов 5 отключены от накопител . Использование блока внутренней регенерации 9 не ухудшает быстродействие ОЗУ, так как включение блока внутренней регенерации 9 и перевод накопител  1 в режим регенерации информации происходит одновременно с включением выходного усилител  7. В то же врем  блок внутренней регенерации 9 позвол ет значительно снизить потребл емую ОЗУ мощность за счет выключени  р да блоков или работы их при пониженной потребл емой мощности в режиме регенерации-информации . Кроме того, использование блока внутренней регенерации 9 позвол ет повысить достоверность функционировани  ОЗУ за счет того., что сигналом, перевод щим накопитель 1 в режиме регенерации информации,  вл етс  внутренний (информационный) сигнал. Введение в ОЗУ блока внутренней регенерации выгодно отличает предложенное оперативное запоминающее устройство от прототипа, так как позвол ет повысить достоверность функционировани  ОЗУ и снизить потребл емую мощность.

Л/м.

CiJ 

}«s

(V

:s

8

Claims (2)

1. ОПЕРАТИВНОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее матричный накопитель, дешифратор строк, выходы которого соединены с соответствующими словарными шинами накопителя, дешифратор столбцов, выходы которого соединены с первыми входами соответствующих разрядных усилителей считывания, вторые и третьи входы которых соединены с соответствующими разрядными шинами накопителя, а первые и вторые выходы разрядных усилителей считывания соединены соответственно с первым и вторым входами выходного усилителя и блок выбора кристалла, отличающееся тем, что, с целью повышения надежности путем увеличения достоверности хранимой информации и уменьшения потребляемой мощности, устройство содержит блок внутренней регенерации, первый и второй входы которого соединены ' соответственно с первыми и вторыми выходами разрядных усилителей считывания, а третий и четвертый входы с соответствующими выходами блока выбора кристалла, первый выход блока внутренней регенерации соединен с управляющими входами дешифраторов столбцов и строк, а второй выход с третьим входом выходного усилителя.

2. Устройство по п. 1, отличающееся тем, что блок внутренней регенерации содержит первый и второй п-р-п-транзисторы, базы которых соответственно являются первым и вторым входами блока внутренней регенерации, коллекторы соединены с источниками положительного напряжения, а эмиттеры - соответственно с первым и вторым генераторами тока и первым и вторым эмиттерами двухэмиттерного п-р-п-транзистора, база которого подключена к первому источнику опорного напряжения, а коллектор - к базе р-п-р-транзистора эмиттер которого соединен с анодом первого и катодом второго диодов, в первый резистор, один вывод которого соединен с катодом второго \циода, первый' резистор, один вывод которого соединен с катодом второго диода, другой вывод - с коллектором двухэмиттерного п-р-п-транзистора и катодом первого диода, а анод второго диода соединен с источником положительного напряжения, коллектор р-п-ртранзистора соединен с базой третьего п-р-п-транзистора, коллектор которого соединен с базой р-п-р-транг зистора, а эмиттер - с одним выводом второго резистора, другой вывод которого соединен с базой четвертого п-р-п-транзистора, являющейся вторым выходом блока внутренней регенерации, третий диод, катод которого соединем с шиной нулевого потенциала, а анод ,с одним выводом третьего резистора, другой вывод которого подключен к базе четвертого п-р-п-транзистора, коллектор которого соединен с кол-, лектором пятого п-р-п-транзистора, являющимся первым выходом блока внутренней регенерации, эмиттеры четвертого, пятого и шестого п-р-п-транзисторов соединены с третьим генератором тока, база шестого п-р-п-транзистора соединена с вторым источником опорного напряжения, а коллектор подключен к одному выводу четвертого резистора, другой вывод которого подключен к источнику положительного напряжения, а коллектор пятого п-р-п-транзистора соединен с одним выводом пятого резистора, другой вывод которого соединен с источником положительного напряжения, четвертый диод, анод которого подключен к базе третьего п-р-п-тран· зистора, а катод является третьим входом блока внутренней регенерации, база пятого п-р-п-транзистора является четвертым входом блока внут· ренней регенерации.