JPS5979486A - センスアンプ - Google Patents
センスアンプInfo
- Publication number
- JPS5979486A JPS5979486A JP57188708A JP18870882A JPS5979486A JP S5979486 A JPS5979486 A JP S5979486A JP 57188708 A JP57188708 A JP 57188708A JP 18870882 A JP18870882 A JP 18870882A JP S5979486 A JPS5979486 A JP S5979486A
- Authority
- JP
- Japan
- Prior art keywords
- differential
- potential
- sense amplifier
- output
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229920006395 saturated elastomer Polymers 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はスタティック・ランダムアクセス・メモリー（
以後ＳＲＡＭと記す）、特にその読み出し回路に用いる
センスアンプに関する。
以後ＳＲＡＭと記す）、特にその読み出し回路に用いる
センスアンプに関する。
従来ＳＲＡＭの読み出し回路には第１図に示す差動型セ
ンスアンプ又は第２図に示すＦ／Ｆ型ラクラッチ回路い
られていた。前記両者を比較すると感度の点で差動型セ
ンスアンプが優っており、最近の８ＲＡＭにはこのタイ
プのセンスアンプが多用されている。しかしこの差動型
センスアンプの場合には出力振幅がＶＤＤ又はＧＮＤ−
ｊで振υ切れず、この後に波形整形用のゲートが必要で
あった０ 今ＣＭＯ８で構成された第１図のセンスアンプの動作を
説明すると、まずセンスアンプの入力ゲート３，４につ
ながっている真補のディジット線り、Ｄはある電圧レベ
ルＶｃにプリチャージされているとする。
ンスアンプ又は第２図に示すＦ／Ｆ型ラクラッチ回路い
られていた。前記両者を比較すると感度の点で差動型セ
ンスアンプが優っており、最近の８ＲＡＭにはこのタイ
プのセンスアンプが多用されている。しかしこの差動型
センスアンプの場合には出力振幅がＶＤＤ又はＧＮＤ−
ｊで振υ切れず、この後に波形整形用のゲートが必要で
あった０ 今ＣＭＯ８で構成された第１図のセンスアンプの動作を
説明すると、まずセンスアンプの入力ゲート３，４につ
ながっている真補のディジット線り、Ｄはある電圧レベ
ルＶｃにプリチャージされているとする。
次にアドレスイネープ信号によって１つのアドレスが選
択されると、その選択されたＥ、ＡＭセルに蓄えられて
いる情報に応じて一方のディジット線の電位が下がって
来る。この時、センスアンプの差動入力に生じる電圧差
を増幅して出力は高（）４ｉｇｈ）レベル又は低（Ｌｏ
ｗ）レベルになる。この時注口すべき点は第１図中Ａ点
の出力はＶＤＤから７Ｍまで振れるがＢ点の出力はＶｐ
から７Ｍまでしか振れない。
択されると、その選択されたＥ、ＡＭセルに蓄えられて
いる情報に応じて一方のディジット線の電位が下がって
来る。この時、センスアンプの差動入力に生じる電圧差
を増幅して出力は高（）４ｉｇｈ）レベル又は低（Ｌｏ
ｗ）レベルになる。この時注口すべき点は第１図中Ａ点
の出力はＶＤＤから７Ｍまで振れるがＢ点の出力はＶｐ
から７Ｍまでしか振れない。
ここで７ＭはＭ点の電位であＣＶｐは略ＶＤＤからＰｃ
ｈ ＭＯＳＦＥＴ ２の■Ｔを差し引いた値になる。
ｈ ＭＯＳＦＥＴ ２の■Ｔを差し引いた値になる。
つまｆｉＡ点だけから出力を取シ出す時には出力電圧が
Ｏボルトまで下らず、又差動の出力を取シ出す時は読み
出しデータが１１１か１０１かによって差出力はＶＤＤ
ｖＭＯ時とＶ、−ＶＭの時の両方の場合を取シうる事
になる。この事はアクセスタイムの観点から見ると読み
出すべきデータがＪｆか１０１かによってアクセスタイ
ムが異ると言う結果を生じる。
Ｏボルトまで下らず、又差動の出力を取シ出す時は読み
出しデータが１１１か１０１かによって差出力はＶＤＤ
ｖＭＯ時とＶ、−ＶＭの時の両方の場合を取シうる事
になる。この事はアクセスタイムの観点から見ると読み
出すべきデータがＪｆか１０１かによってアクセスタイ
ムが異ると言う結果を生じる。
本発明は上記欠点を除去し高速でかつダイナミックレン
ジの大きいセンスアンプを提供するものである。
ジの大きいセンスアンプを提供するものである。
本発明はソース電極が第１の電源端子に接続されかつそ
のゲート電極同志及び一方のドレイン端子を相互接続し
た第１伝導型のＭＯ８ＦＥＴＩ、２、及び第２伝導型の
ＭＯＳＦＥＴであって、そのドレイン電極が前記ＭＯ８
ＦＥＴ １のドレイン電極に接続されたＭＯ８’ＦＥＴ
３と、そのドレイン電極が前記ＭＯ８ＦＥＴ２のドレ
イン電極に接続されたＭＯＳＦＥＴ４を含み、前記ＭＯ
８ＦＥＴ ３．４のソース電極を相互接続し、この端子
と第２の電源の間に第２伝導型のＭＯＳＦＥＴが直列接
続されて成る第１の差動アンプ、及び全く同じ構造の第
２の差動アンプを有し、第１の差動アンプのＭＯＳＦＥ
Ｔ ３及び第２の差動アンプのＭＯＳＦＥＴ４のゲート
電極に一方のディジット線を、又第１の差動アンプのＭ
ＯＳＦＥＴ４及び第２の差動アンプのＭＯ８Ｆ’ＥＴ３
に他方のディジット線を接続し、かつ第１の差動アンプ
の出力を第２の差動アンプのＭＯＳＦＥＴ５のゲートに
又第２の差動アンプの出力を第１の差動アンプのＭＯＳ
ＦＥＴ５に接続して成るスタティックＲＡＭのセンスア
ンプである。
のゲート電極同志及び一方のドレイン端子を相互接続し
た第１伝導型のＭＯ８ＦＥＴＩ、２、及び第２伝導型の
ＭＯＳＦＥＴであって、そのドレイン電極が前記ＭＯ８
ＦＥＴ １のドレイン電極に接続されたＭＯ８’ＦＥＴ
３と、そのドレイン電極が前記ＭＯ８ＦＥＴ２のドレ
イン電極に接続されたＭＯＳＦＥＴ４を含み、前記ＭＯ
８ＦＥＴ ３．４のソース電極を相互接続し、この端子
と第２の電源の間に第２伝導型のＭＯＳＦＥＴが直列接
続されて成る第１の差動アンプ、及び全く同じ構造の第
２の差動アンプを有し、第１の差動アンプのＭＯＳＦＥ
Ｔ ３及び第２の差動アンプのＭＯＳＦＥＴ４のゲート
電極に一方のディジット線を、又第１の差動アンプのＭ
ＯＳＦＥＴ４及び第２の差動アンプのＭＯ８Ｆ’ＥＴ３
に他方のディジット線を接続し、かつ第１の差動アンプ
の出力を第２の差動アンプのＭＯＳＦＥＴ５のゲートに
又第２の差動アンプの出力を第１の差動アンプのＭＯＳ
ＦＥＴ５に接続して成るスタティックＲＡＭのセンスア
ンプである。
次に本発明の実施例について図面を参照して説明する。
第３図は本発明の一実施例である。図にオイテティジッ
ト線り、！：ＤはあるプリチャージレベルＶｃまでチャ
ージアップされているとする。
ト線り、！：ＤはあるプリチャージレベルＶｃまでチャ
ージアップされているとする。
この時出力端子Ｏの電位はＰｃｈ ＭＯ８ＦＢ’ｌ”
１１とＮｃｈ ＭＯＳＦＥＴ １３及び１５のオン抵
抗の比で決るレベルにある。旬も同様である。ここで０
及び０の電位をゲート１［ｊ圧とするＮｃｈ ＭＯＳ
ＦＥＴ２５．１５は飽和領域にあシ、定電流源として動
作している。今アドレスが選択された事によってＤとＤ
の間に電位差が生じたとするとそれに応じて０．０の内
どちらか一方がハイレベルへ、他方がロウレベルへ動キ
始める。ＭＯＳＦＥＴ１５．２５ の動作点が飽和領域
にある為センスアンプとしテノ感度は高くなっている。
１１とＮｃｈ ＭＯＳＦＥＴ １３及び１５のオン抵
抗の比で決るレベルにある。旬も同様である。ここで０
及び０の電位をゲート１［ｊ圧とするＮｃｈ ＭＯＳ
ＦＥＴ２５．１５は飽和領域にあシ、定電流源として動
作している。今アドレスが選択された事によってＤとＤ
の間に電位差が生じたとするとそれに応じて０．０の内
どちらか一方がハイレベルへ、他方がロウレベルへ動キ
始める。ＭＯＳＦＥＴ１５．２５ の動作点が飽和領域
にある為センスアンプとしテノ感度は高くなっている。
今簡単の為にＶ［Ｄ）＞Ｖ（Ｄ）となったとするとそれ
に応じて０の電位は上昇し始め、石の電位は下降し始め
る。０の電位が上った事によって端子（２Ｍ）の電位が
下シでの電位を一層押し下げる。一方σの電位が下った
事によって端子（ＩＭ）の電位が上シ０の電位を一層押
し上げる。以上に述べた様に２個の差動アンプに正帰還
がかかシ、出力を高速に反転させる。
に応じて０の電位は上昇し始め、石の電位は下降し始め
る。０の電位が上った事によって端子（２Ｍ）の電位が
下シでの電位を一層押し下げる。一方σの電位が下った
事によって端子（ＩＭ）の電位が上シ０の電位を一層押
し上げる。以上に述べた様に２個の差動アンプに正帰還
がかかシ、出力を高速に反転させる。
又ラッチ状態からの解除はディジット線のプリチャージ
によって行なわれる。っま、９Ｄの電位が上昇してＶ（
Ｄ）＝Ｖ（五）になる手にょシ、ＭＯ８ＦＥ’ｌ’２４
のオン抵抗が下シ、端子（２Ｂ）の電位が下がる。それ
によってＭ、０８ＦＥ’ｔ”２１のオン抵抗が下多端子
（２人）の電位が上昇しＭＯＳ ＦＥＴ’ １５がオン
して端子（ＩＡ）の電位が下がる。以上の経過をへて初
期状態にセットアツプされる。
によって行なわれる。っま、９Ｄの電位が上昇してＶ（
Ｄ）＝Ｖ（五）になる手にょシ、ＭＯ８ＦＥ’ｌ’２４
のオン抵抗が下シ、端子（２Ｂ）の電位が下がる。それ
によってＭ、０８ＦＥ’ｔ”２１のオン抵抗が下多端子
（２人）の電位が上昇しＭＯＳ ＦＥＴ’ １５がオン
して端子（ＩＡ）の電位が下がる。以上の経過をへて初
期状態にセットアツプされる。
本発明は以上に説明した様に２個の差動型センスアンプ
を用い、かつ互いの間に正帰還をかける事によって高速
でダイナミックレンジが広く、かつラッチの機能をも合
せ持つセンスアンプヲ実現するものである。
を用い、かつ互いの間に正帰還をかける事によって高速
でダイナミックレンジが広く、かつラッチの機能をも合
せ持つセンスアンプヲ実現するものである。
第１図は従来から使用されている差動型センスアンプ、
第２図はＦ／Ｆ型センスアンプ、第３図は本発明の一実
施例を示している。 Ｄ、Ｄ・・・・・・ティジット線。 第１図 第２図 Ｏθ 第３ 回
第２図はＦ／Ｆ型センスアンプ、第３図は本発明の一実
施例を示している。 Ｄ、Ｄ・・・・・・ティジット線。 第１図 第２図 Ｏθ 第３ 回
Claims (1)
- ダイオード接続されたＭＯＳＦＥＴを一方の入力トラン
ジスタの負荷とし、そのケート電極が前記ダイオード接
続されたＭＯＳＦＥＴのゲート電極と相互接続されたＮ
０８ＦＥＴを他方の入力トランジスタの負荷とした鵠１
の差動アンプと前記第１の差動アンプと全く同じ構造を
有する第２の差動アンプよりＷ、す、メモリーの一方の
ディジットＳを第１の差動アンプの第１の入力及び再２
の差動アンプの第２の入力に接続し他方のディジット線
を第１の差動アンプの第２の入力及び第２の差動アンプ
の第１の入力に接続し、かつ第１及び第２の差動アンプ
の出力をそれぞれ第２及び第１の差動アンプの定電流源
用Ｍ０８ＦＥ’ｌ”のゲート電極に接続したことを特徴
とするセンスアンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188708A JPS5979486A (ja) | 1982-10-27 | 1982-10-27 | センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57188708A JPS5979486A (ja) | 1982-10-27 | 1982-10-27 | センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5979486A true JPS5979486A (ja) | 1984-05-08 |
Family
ID=16228405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57188708A Pending JPS5979486A (ja) | 1982-10-27 | 1982-10-27 | センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5979486A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658160A (en) * | 1985-10-01 | 1987-04-14 | Intel Corporation | Common gate MOS differential sense amplifier |
| JPH0352195A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | センス回路 |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| US5434821A (en) * | 1991-12-12 | 1995-07-18 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having sense amplifier with compensated offset voltage |
| US5625308A (en) * | 1995-06-08 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Two input-two output differential latch circuit |
-
1982
- 1982-10-27 JP JP57188708A patent/JPS5979486A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4658160A (en) * | 1985-10-01 | 1987-04-14 | Intel Corporation | Common gate MOS differential sense amplifier |
| JPH0352195A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | センス回路 |
| US5434821A (en) * | 1991-12-12 | 1995-07-18 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device having sense amplifier with compensated offset voltage |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| US5625308A (en) * | 1995-06-08 | 1997-04-29 | Mitsubishi Denki Kabushiki Kaisha | Two input-two output differential latch circuit |
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