JPS597985B2 - デ−タ処理装置のアクセス制御方式 - Google Patents

Description

【発明の詳細な説明】 本発明は、データ処理装置のアクセス制御方式、特にマ
イクロ・プロセッサ・ユニットを含むデータ処理システ
ムにおいて、マツパを用いてアクセスできるアドレス空
間を拡張すると共に該拡張されたアドレス空間内にハー
ドウェア固定領域を拡大して２分して用意するようにし
、上記マツパを介して決定されたアドレス情報にもとづ
いて上記ハードウェア固定領域をアクセスしているか否
かを判定した上で主記憶装置に対してアクセスを行なう
ようにしたデータ処理装置のアクセス制御方式に関する
ものである。

マイクロ・プロセッサ・ユニットを含む中央処理部にお
いては、アドレス情報のビット編が予め定まつており、
例えば１６ビットのビット幅をもつ場合には６４ＫＢの
主記憶装置しかアクセスで。

きない。このようなシステムにおいてアクセスできるア
ドレス空間を拡張する方式の１つとして、アドレス拡張
ビットを用いる方式が知られている。この方式は第２図
を参照して後述する如く、マツパを用いるようにされる
。該マツパを用いる方式の場合、該マツパ内にマッピン
グ・レジスタをそなえる。そして該マツピング・レジス
タのいずれかを選択することによつて、該マツピング・
レジスタに書込まれている内容を抽出し、該内容にもと
ずいてアクセスすべきアドレス位置が決定される。一方
、一般にアドレス空間は１つのアドレス体系にまとめら
れており、主記憶装置上の記憶領域とＣＰＵ内部のレジ
スタの１部、入出力制御レジスタ、プログラム・スイツ
チ領域を含むハードウエア固定領域とが１つのアドレス
体系にまとめられている。

上記マツパを用いてアドレス空間を拡張するとき、これ
に伴なつて上記ハードウエア固定領域特に入出力制御レ
ジスタ領域をも拡大することが望まれる。

従来からハードウエア固定領域はアドレス空間の頭初領
域に定義されているが、上記ハードウエア固定領域を拡
大するに当つて、上記頭初領域を拡大しようとすると既
存のアドレス体系に大きい変更を加えることになり好ま
しくない。本発明は、上記の点を解決することを目的と
しており、上記拡大したハードウエア固定領域を上記拡
張したアドレス空間の例えば終端領域に半固定状態に設
定できるようにすると共に、上記マツパによるアドレス
空間拡張処理を正しく協調をとるよう（こすることを目
的としている。そしてそのため、本発明のデータ処理装
置のアクセス制御方式はマイクロ・プロセツサ・ユニツ
トを含む中央処理部をそなえると共に、主記憶装置に対
するアクセスに当つてマツパを介してアドレス情報を決
定してアクセスを行なうデータ処理システムにおいて、
上記主記憶装置の記憶領域を含むアドレス空間を、上記
記憶領域と少なくともハードウエア＼固定領域に区分す
るとともに、上記ハードウエア固定領域を上記アドレス
空間の頭初領域と終端領域とに分散せしめて構成し、上
記終端領域に関する情報を記憶する第１の構成情報記憶
部と、上記頭初領域に関する情報を記憶する第２の構成
情報記憶部と、上記マツパを介して決定されたアドレス
情報の少なくとも一部と上記第１および第２の構成情報
記憶部の記憶情報から得られる情報とをそれぞれ比較す
る第１および第２の比較部と、上記第１の比較部の比較
結果を所定のマツピング情報選択信号に従つて有効化す
る選択部とをそなえ、上記マツパを介して決定されたア
ドレス情報が上記ハードウエア固定領域を指定している
とき上記主記憶装置に対するアクセスと区分してアクセ
スするようにしたことを特徴としている。

以下図面を参照しつつ説明する。第１図は本発明が適用
されるデータ処理システムの一実施例構成を示し、第２
図はマツパによるアドレス情報決定処理を説明する説明
図、第３図は本発明に用いられる拡張されたアドレス空
間を説明する説明図、第４図は本発明の一実施例構成を
示す。

第１図において、１は中央処理装置、２は中央処理部、
３はメモリ・アクセス制御部、４はメモリ・バスであつ
て例えば３２ビツトのバス幅をもつもの、５は入出力バ
ス、６は共通バスであつて例えば１６ビツトのバス幅を
もつもの、ｒは高速ダイレクト・メモリ・アクセス・バ
スであつて例えば３２ビツトのバス幅をもつもの、８は
主記憶装置、９−０，９−１，・・・・は夫々チヤネル
、１０−０，１０−１，１０−２，・・・・は夫々入出
力制御装置、１１−０，１１−１，１１−２，・・・・
は夫々入出力装置を表わす。

また、上記中央処理部２はマイクロ・プロセツサ・ユニ
ツトにより制御され、１２はシステム制御部、１３はラ
イタブル制御メモｉ八 １４はマイクロプログラムが格
納される制御メモリ、１５は演算部・レジスタ部、１６
は操作パネル部、１ｒは諸機能部、１８はオブシヨンで
用意される浮動小数点演算部、１９はオプシヨンで用意
される１０進演算部を表わしている。更にメモリ・アク
セス制御部３において、２０は共通バス制御部、２１は
高速ダイレクト・メモリ・アクセス・バス制御部、２２
は選択・分配回路部、２３は第１のマツパであつて中央
処理部２からの主記憶装置８に対するアクセスに当つて
利用されるもの、２４は第２のマツパであつてダイレク
ト・メモリ・アクセスに当つて利用されるもの、２５は
メモリ・バス制御部を表わしている。中央処理部２は、
マイクロ・プロセツサ・ユニツトをそなえ、制御メモリ
１４内に格納されているマイクロプログラムによつて処
理を進める。

この動作は、図示の場合、ライタブル制御メモリ１３を
そなえていることおよびオブシヨンとして演算部１８，
１９をそなえていることを除いて、従来公知のそれと変
わりはない。マイクロ・プロセツサ・ユニツトを有する
処理システムの場合、アドレス情報のビツト幅が周知の
如く予め定められている。

このため、例えばアドレス情報が１６ビツトと定められ
ている場合、主記憶装置８としてもち得る記憶容量は６
４Ｋ番 と地に抑えられる。したがつて、より大きい記
憶容量をもつ主記憶装置８を用いる場合には、図示の如
きマツパ２３や２４を用いて、第２図を参照して後述す
る如く、アクセスできるアドレス空間を拡大することが
行なわれる。 １第１図図示の場合
、上記マツパ２３や２４を用いて主記憶装置８をアクセ
スするようにしている。そして中央処理部２がアクセス
する場合にはマツパ２３を用い、ダイレクト・メモリ・
アクセスによつて主記憶装置８をアク石スする場合には
マツ １パ２４を用いるようにしている。これによつて
、両者アクセスに競合が生じた場合などにおいてアドレ
ス情報決定の処理を並行してできるようにすると共に、
両者アクセスによつてアクセスする空間を異ならせるな
どの対策をとるようにしている。２第２図はマツパによ
るアドレス情報決定処理と本発明の前提問題とを説明し
ている。

第２図において、符号８，２３は第１図に対応し、２６
はアドレス・レジスタ（又はアドレス情報）、２ｒは拡
張アドレス・ビツト・レジスタ（又は拡張アト２レス情
報ビツト）、２８−０，２８−１，・・・・２８−７は
夫々マツピング・レジスタ・テーブル、２９−０，２９
−１，・・・・，２９−３１は夫々マツピング・レジス
タ、３０はマツピング・レジスタ・テーブル選択デコー
ダ、３１はマツピング・ ごレジスタ選択デコーダ、３
２はマツピング・アドレス・レジスタであつて当該内容
によつて主記憶装置８がアクセスされるもの、３３−０
，３３−１・・・・，３３−７は夫々アドレス空間（Ｔ
Ｏないし廿７セグメント・プロツク）を表わす。
５上述した如く、特にマイクロ・プロセツサ・ユニ
ツトを含むデータ処理装置の場合、アドレス情報のビツ
ト幅が例えば１６ビツトに予め定められている。このた
めに６４Ｋ番地を超えるアドレス空間をアクセスしよう
とする場合、マツパ２３，２４によつてアクセス可能な
アドレス空間を拡張することが行なわれる。該マツパに
よるアドレス決定処理は次の如く行なわれる。即ち、（
１）例えば１６ビツトのアドレス・レジスタ２６にアク
セス・アドレス情報がセツトされるよう構成されると共
に、拡張アドレス・ビツト・レジスタ２７が用意される
。

）．）上記拡張アドレス・ビツト・レジスタ２７のビツ
ト数に対応して、例えば３ビツトの場合には８個のマツ
ピング・レジスタ・テーブル２８−０，２８−１，・・
・・２８−７が用意される０３）上記アドレス・レジス
タ２６における例えば３上位５ビツトをもつて、マツピ
ング・レジスタ２９−０，２９−１，・・・・，２９−
３１の選択を行なう場合、上記各マツピング・レジスタ
・テーブル２８−０，２８−１，・・・・に犬々３２個
のマツピング・レジスタ２９−０，２９−１，・・・・
，２９−３１が用意される。

４）マツピング・レジスタ・テーブル２８−０内の各レ
ジスタ２９−０，２９−１，・・・・、マツピング・レ
ジスタ・テーブル２８−１内の各レジスタ２９−０，２
９−１，・・・・には夫々、例えば１３ビツトのアドレ
ス情報ＡＤ，およびその他の情報が格納されている。

５） １６ビツトのアクセス・アドレス情報が与えられ
る場合、６４ＫＢのアドレス空間をアクセスできるにす
ぎない。

このために、拡張アドレスＯビツト・レジスタ２ｒによ
つて例えば３ビツト附加され、５１２ＫＢの拡張された
アドレス空間をアクセスできるようにされる。そして該
５１２ＫＢ分のアドレス空間を上記レジスタ２１の内容
によつて固定せしめることがないようにするために、マ
ツピング・レジスタ２９を用い、該マツピング・レジス
タ２９の内容即ち上記アドレス情報ＡＤ，によつて、任
意の５１２ＫＢ分のアドレス空間を選択できるようにさ
れる。

（６）例えば、今レジスタ２１の内容としてＩＯＯＱｌ
が与えられている状態で、アドレス・レジスタ２６の内
容として「０００００＋＋知・・脩」が与えられたとす
る。

この場合、レジスタ２１の内容．Ａによつてマツピング
・レジスタ・テーブル２８−０が選択され、かつレジス
タ２６の内容Ｂによつてマツピング・レジスタ２９−０
が選択される。（７）この結果、マツピング・レジスタ
２９−０に格納されているアドレス情報ＡＤ，がレジス
タ３２の上位にセツトされ、一方レジスタ２６の内容Ａ
Ｄｌがレジスタ３２の下位にセツトされ、合計例えば２
４ビツトのアドレス情報に拡張される。

そして、該拡張されたアドレス情報によつて主記憶装置
８がアクセスされる。（８）第２図図示の場合、マツピ
ング・レジスタ２９の個数が計３２Ｘ８で与えられるた
めに、マツピング・レジスタ２９の内容が変更されない
ものとするとき、アクセス可能なアドレス空間は計５１
２ＫＢとなる。

しかし、マツピング・レジスタ２９の内容を書替えるこ
とによつて、レジスタ２９内に１３ビツトのアドレス情
報を格納する場合、最大１６ＭＢ分のアドレス空間をア
クセスできるようになる。上述の如くマツパを用いるこ
とによつて、アクセスできるアドレス空間を拡張するこ
とが可能になる。

しかし、一方このようにアドレス空間を拡張したことに
伴なつて、本願明細書冒頭に述べた如く、いわゆるハー
ドウエア固定領域特に入出力制御レジスタ領域を拡張す
ることが望まれる。 二第３図は本発明に用いられる
拡大されたアドレス空間を説明する説明図を示し、図中
の符号３３−０ないし３３−γは夫々第２図に対応して
いる。また３４Ａ，３４Ｂ，３４Ｃは夫々ハードウエア
固定領域を表わしている。 ｚ従来から
ハードウエア固定領域３４は、（１）ＣＰＵレジスタ領
域、（１１）人出力制御レジスタ領域、０ｉｉ）プログ
ラム・スイツチ領域により構成される。そしてＣＰＵレ
ジスタ領域は論理アドレスで指定される番地００００（
１６進）から００３Ｆ．（１６進）までの６４Ｂ分、入
出力制御レジスタは同じく番地００４０（１６進）から
０ＦＦＦ（１６進）までの４０３２Ｂ分、プログラム・
スイツチ領域は肘０セグメント・プロツク３３−０の番
地１０００（１６進）から１０７３（１６進）（までの
１１６Ｂ分が割当てられている。上記ハードウエア固定
領域３４Ａ，３４Ｂは、アドレス拡張の有無に拘らず用
意されるものであるが、上述の如くアドレス拡張を行な
つた場合においてハードウエア固定領域特に入出力制御
レジ・スタ領域を拡大しようとした場合、上記既存のア
ドレス体系をくずしてしまうことになり好ましくない。

このため、本発明の一実施例においては、第３図図示の
ハードウエア固定領域３４Ｃとして示す如く、拡張され
たアドレス空間の終端領域に拡張されたハードウエア固
定領域を用意するようにする。そして該領域３４Ｃは例
えば４ＫＢ単位で最大６０ＫＢ分までハードウエアの設
定（半固定）により指定できるようにされる。第４図は
本発明の一実施例構成を示す。

図中の符号２３，２６，２１，３０，３１，３２は第２
図に対応し、３５，３６は犬々構成情報記憶部、３ｒ，
３８は夫々比較回路、３９はビツト反転、４０は反転ビ
ツト、４１はアンド回路、４２はオア回路を表わしてい
る。構成情報記憶部３５には、第３図図示の番地１００
０（１６進）に対応する最土位４ビツト分「０００１（
２進）」がセツトされ、マツパ２３を介して生成された
アドレス情報（レジスタ３２の内容）が１０００（１６
進）以下であるか否かの判定基準とされる。

一方構成情報記憶部３６には、第３図図示のハードウエ
ア固定領域３４Ｃの大きさがセツトされる。例えば８Ｋ
Ｂ分の大きさをもつ場合、４ＫＢ分を１単位として２単
位分であることから［００１０（２進）」がセツトされ
゛る。該２進数「００１０」はビツト反転３９によつて
ビツト反転され、図示反転ビツト４０の如く［１１０１
（２進）」とされる。そしてマツパ２３を介して生成さ
れたアドレス情報（レジスタ３２の内容）が領域３４Ｃ
内にあるか否かに判定基準とされる。なお、上記反転ビ
ツト「１１０１（２進）」は第３図図示の領域３４Ｃの
始点番地「ＤＦＦＦ（１６進）」の最上位４ビツト［１
１０１」に該当している。即ち、ＦＦＦＦ（１６進）−
１０００（１６進）に該当している。

そして、一般には図示ビツト反転３９および反転ビツト
４０を省略して、構成情報記憶部３６自体に直接「００
１０」のビツト反転を行なつた「１１０１」をセツトす
るものと考えてよい。第２図を参照して説明した如く、
拡張アドレス・ビツト・レジスタ２Ｔの内容が値［７」
を示すと．き、マツピング・レジスタ・テーブル２８−
７が選択される。

該テーブル２８−７が選択された場合、第２図図示のア
ドレス空間（井７セグメント・プロツク）３３−１内を
アクセスされるものと定められていると、比較回路３８
が論理「１」を出力しかつアンド回路４１がオンする条
件は、レジスタ３２の内容が第３図図示の領域３４Ｃ内
の番地を指示していることになる。また比較回路３７が
論理「１」を出力する条件は、レジスタ３２の内容が第
３図図示の領域３４Ａ内の番地を指示していることにな
る。したがつて、オア回路４２がオンしたことを条件に
、主記憶装置８に対してアクセスすることを禁止される
。なお、拡張アドレス・ビツト・レジスタ２７の内容に
よつて第２図図示のマツピング・レジスタ・テーブル２
８−１が選択されることとアドレス空間（廿７セグメン
ト・プロツク）３３−ｒがアクセスされることとが必ら
ずしも同じ意味をもたない場合には、レジスタ３２の内
容にもとづいてアドレス空間（廿７セグメント・プロツ
ク）３３−Ｔがアクセスされたことを判定すればよい。

以上説明した如く、本発明によれば既存のアドレス体系
を変更することなく、ハードウエア固定領域を拡張され
たアドレス空間内にとることが可能となる。

そして、アドレス空間を拡張するマツノ．マと正しく協
調をとることが可能となる。更に構成情報記憶部３６は
高々４ビツトの情報で足りる。

【図面の簡単な説明】

第１図は本発明が適用されるデータ処理システムの一実
施例構成を示し、第２図はマツパによるアドレス情報決
定処理を説明する説明図、第３図は本発明に用いられる
拡張されたアドレス空間を説明する説明図、第４図は本
発明の一実施例構成を示す。 図中、１は中央処理装置、２は中央処理部、８は主記憶
装置、２３，２４はマツパ、２８−０，２８−１，・・
・・はマツピング・レジスタ・テーブル、２９−０，２
９−１，・・・・はマツピング・レジスタ、３３−０，
３３−１，・・・・はアドレス空間（セグメント・プロ
ツク）、３４はハードウエア固定領域、３５，３６は夫
々構成情報記憶部を表わす。

Claims (1)

1. 【特許請求の範囲】 １ マイクロ・プロセッサ・ユニットを含む中央処理部
   をそなえると共に、主記憶装置に対するアクセスに当つ
   てマツパを介してアドレス情報を決定してアクセスを行
   なうデータ処理システムにおいて、上記主記憶装置の記
   憶領域を含むアドレス空間を、上記記憶領域と少なくと
   もハードウェア固定領域に区分するとともに、上記ハー
   ドウェア固定領域を上記アドレス空間の頭初領域と終端
   領域とに分散せしめて構成し、上記終端領域に関する情
   報を記憶する第１の構成情報記憶部と、上記頭初領域に
   関する情報を記憶する第２の構成情報記憶部と、上記マ
   ツパを介して決定されたアドレス情報の少なくとも一部
   と上記第１および第２の構成情報記憶部の記憶情報から
   得られる情報とをそれぞれ比較する第１および第２の比
   較部と、上記第１の比較部の比較結果を所定のマッピン
   グ情報選択信号に従つて有効化する選択部とをそなえ、
   上記マツパを介して決定されたアドレス情報が上記ハー
   ドウェア固定領域を指定しているとき上記主記憶装置に
   対するアクセスと区分してアクセスするようにしたこと
   を特徴とするデータ処理装置のアクセス制御方式。 ２ 上記終端領域に構成されるハードウェア固定領域は
   予め定められた大きさの単位で大きさを可変にされるこ
   とを特徴とする特許請求の範囲第１項記載のデータ処理
   装置のアクセス制御方式。