JPS5953588B2

JPS5953588B2 - メモリ・インタリ−ブ制御方式

Info

Publication number: JPS5953588B2
Application number: JP13167879A
Authority: JP
Inventors: 治彦角田; 正之大河; 佑三林; 治夫速水; 秀樹福岡
Original assignee: Fujitsu Ltd; Nippon Telegraph and Telephone Corp
Current assignee: Fujitsu Ltd; NTT Inc
Priority date: 1979-10-12
Filing date: 1979-10-12
Publication date: 1984-12-26
Also published as: JPS5654561A

Description

【発明の詳細な説明】本発明は、メモリ・インタリーフ制御方式、特に複数の
メモリ構成単位を有するメモリ装置において、メモリ・
アクセス・アドレス情報から直接的にアクセスすべきメ
モリ構成単位を決定せずにメモリ装置の構成の変更に自
由に対処できるよう配慮して、ユーザの希望に対処でき
るようにしたメモリ・インタリーフ制御方式に関するも
のである。

従来、例えば３２バイトの幅をもつメモリ構成単位を複
数個用意して、必要に応じインタリーフをかけて処理速
度を向上することが行なわれている。

第１図Ａ、Ｂはこの状態を説明する説明図を示している
。図中の符号１−０ないし１−３は夫々メモリ構成単位
（以下バンクと呼ぶ）、２はメモリ・チップ、３はアク
セス・アドレス情報を表わしている。第１図Ａ図示の場
合、ＩＫ×１ビットのメモリ・チップ２を８〔ビット
〕×３２〔バイト〕＝２５６個並べて１メモリ構成単位
を構成し、バンク１−０ないし１−３としている。

今図示４つのバンク１−０ないし１−３にわたつてイン
タリーフがかけられている（インタリーフ数「４」）と
、アクセス・アドレス番地は、バンク１−０の先頭が番
地「０」、バンク１−１の先頭が番地「３２」、バンク
１−２の先頭が番地「６４」、バンク１−３の先頭が番
地「９６」の如く与えられる。このことから、例えばバ
ンク１−０に存在するすべての番地は、第１図Ｂに示す
アクセス・アドレス情報３の最下位から第６番目ｂと第
７番目ａとで示すインタリーフ・ビツトが「００」を示
していることとなり、当該２ビツトが「００」を示すと
きバンク１−０に対するアクセスとされる。なお、バン
ク１−０と１−１との組とバンク１−２と１−３との組
に分けて、それらの組間でインタリーフ数「２」のイン
タリーフをかける場合には第１図Ｂ図示のビツトｂのみ
をみてバンクを決定してゆけばよい。

従来上記のようにインタリーフ・ビツトをみてバンク指
定を行なうように構成されており、インタリーフ数「２
」を考慮して設計されている場合には、あらたに増設を
行なう場合には少なくとも２バンク分増設して上記イン
タリーフ数「２」にあうようにすることが必要であつた
。

第１図図示の場合には、メモリ・チツプ２が１Ｋ×１ビ
ツトのものを図示しており、２バンク分増設したとして
も、６４Ｋバイト分増設されるだけで、ユーザにとつて
それ程負担にならない。

しかし、最近第２図に示す如く、６４×１ビツトのメモ
リ・チツプ４が採用される傾向にあり、１バンク分が２
Ｍバイトに達し、上記の如く２バンク５−ｊ、５− （
ｊ＋１）分の増設を与えることを義務づけると４Ｍバイ
ト分の増設となり、ユーザにとつて経費の面から大きい
負担となる。本発明は、上記の点に対処することを目的
としており、アクセス・アドレス情報から直接的にアク
セス・バンクを指定する方式をやめ、現実のメモリ装置
の構成に自由に合致できるように配慮し、増設に当つて
、２Ｍバイトの１バンクだけでも自由に増設で゛きるよ
うにすることを目的としている。そしてそのため、本発
明のメモリ・インタリーフ制御方式は、複数個のメモリ
構成単位をそなえ、メモリ構成単位間でインタリーフ方
式を採用可能に構成されているメモリ装置を有するデー
タ処理システムにおいて、上記各メモリ構成単位に対応
して、当該メモリ構成単位が実装か未実装かを指示する
実装／未実装識別フラグと上記メモノ構成単位にインタ
リーフ方式が採用されていない状態での各メモリ構成単
位が受持つ番地の少なくとも１つを代表するアドレス・
ナンバ情報とを少なくとも設定するよう構成されると共
に、アクセス要求元装置が発したアクセス・アドレス情
報中の上記メモリ構成単位対応ビツトと上記アドレス・
ナンバ情報とを比較するアドレス・ナンバ比較部、およ
び上記アクセス・アドレス情報中のインタリーフ・ビツ
トと上記実装／未実装識別フラグとによつて夫々のメモ
リ単位に与えられているインタリーフ数を判定するイン
タリーフ数判定部をもうけ、メモリ起動回路に対して上
記インタリーフ数判定部による判定結果と上記インタリ
ーフ・ビツトとを供給して、アクセスすべきメモリ構成
単位を決定するようにしたことを特徴としている。以下
図面を参照しつつ説明する。第３図および第４図Ａ，Ｂ
は本発明を説明する説明図、第５図は本発明の一実施例
を示す。

第３図において、符号ＭＥＭはメモリ装置、５１、５−
（１＋１）、５−Ｊ５− （ｊ＋１）は夫々２Ｍバイ
トのバンクを表わしている。本発明の場合、各バンクが
どれだけの容量をもつているかを指示するために、例え
ば、インタリーフがかけられていないものとした場合に
附与されるであろう番地を想定し、当該番地附与が行な
われた際の各バンクの先頭番地「０」，「２Ｍ」，「
４Ｍ」，「６Ｍ」をアドレス・ナンバＡＮとして、各バ
ンクに予め設定しておくようにする。図示の場合、例え
ばＡＮ，＝０，ＡＮ１＋１＝２，ＡＮ３−４，ＡＮ１＋
１＝６として与えられる。また各バンクが夫々現に実装
中であるかあるいは未実装であるかを指示するために実
装／未実装識別フラグＭを与える。各フラグＶＭｌ，Ｖ
Ｍｌ＋１，ＶＭ３，ＶＭ，＋１は夫々実装されている場
合に論理「１」が与えられ、未実装の場合に論理「０」
が与えられる。更に必要に応じて上記アドレス・ナンバ
ＡＮが有効であるか無効であるかを指示する有効指示フ
ラグ，ｉ＋１，，＋１が与えられる。本発明の場合、例
えば今仮にバンク５−１と５（１＋１）と５−ｊとが実
装される場合、バンク５−１、５−（１＋１）とによる
ウエイ数（インタリーフ数）「２」のインタリーフと
、バンク５−ｊのみによるウエイ数「１」のインタリー
フとがシステム内に併存し得るようにされる。

またバンク５−１と５−（１＋１）と５−ｊと５（ｊ＋
１）とが実装される場合、バンク５−１と５−（１＋１
）とによるウエイ数「２」のインタリーフと、バンク５
−ｊと５−（ｊ＋１）とによるウエイ数「２」のインタ
リーフとが併存するようにされる。第４図Ａは、バンク
５−ｊと５−（ｊ＋１）とがウエイ数「２」のインタリ
ーフがかけられている場合におけるアクセス番地を表わ
している。

この場合、図示の如く、バンク５−ｊと５一（ｊ＋１）
とに共通に番地が附与され、バンク５ｊ上の番地は、第
１図Ｂ図示のビツトｂが論理「０」となるもののみが存
在し、バンク５−（ｊ＋１）上の番地は当該ビツトｂが
論理「１」となるもののみが存在する。このために、第
３図図示の実装／未実装フラグＶＭ，とＶＭｌＪ＋１と
を調べ、共に実装してある場合には、第４図Ａ図示の如
くウエイ数「２」のインタリーフがかけられているとし
て、アクセス・バンクを決定するようにされる。なお第
４図図示に示される数字「０」，「３１」，「３２」
，「６３」，「６４」・・・・・・などは１ワード
３２バイトで構成した場合のバイト単位をポイントする
アドレスを表わしている。したがつて、上記第１図Ｂ図
示のビツトｂはワードを指示するアト５レスの最下位ビ
ツトに対応している。この場合、アクセス・アドレス情
報中のバンク対応ビツト（第５図において後述する）
から、１バンク５−ｊが指示されているものと見えかつ
上記ビツトｂが論理「０」の場合には、バンク５ｊをア
クセス・バンクとして決定し、Ｉｉバンク５ｊが指示さ
れているものと見えかつ上記ビツトｂが論理「１」の場
合には、バンク５−（ｊ＋１）をアクセス・アドレスと
して決定し、Ｉｉｉバンク５−（ｊ＋１）が指示されて
いるものと見えかつ上記ビツトｂが論理「０」の場合に
は、バンク５−ｊをアクセス・バンクとして決定し、Ｉ
ｖバンク５−（ｊ＋１）が指示されているものと見えか
つ上記ビツトｂが論理「１」の場合には、バンク５−（
ｊ＋１）をアクセス・バンクとして決定するようにする
。

なお上記バンク対応ビツトは第５図図示のアクセス・ア
ドレス情報３における最右端を＃０ビツトとしたときの
＃２２ビツトと＃２３ビツトとに対応している。したが
つて、上記論理１１１１１１１ｖは次の如き判定を行な
つていることに対応すると考えてよい。即ち、ａ）ビツ
ト＃２２，＃２３＝０，０でｂ＝０のときｂ）ビツト＃
２２，＃２３０，０（−′ｂ＝１のときｃ）ビツト＃２２，＃２３＝０，１でｂ＝０のときｄ）
ビツト＃２２，＃２３＝０，１でｂ＝１のときが夫々ア
タセスされる形となる。

第４図Ｂは、バンク５−ｊのみがウエイ数「１」のイン
タリーフがかけられている場合におけるアクセス番地を
表わしている。

この場合、第４図Ａの場合と対応をとるために、バンク
５−ｊを仮想的に２分割し、図示下半分に対して上記ビ
ツトｂが論理「０」をもつ番地を割付け、図示上半分に
対して上記ビツトｂが論理「１」をもつ番地を割付ける
ようにする。

第４図Ｂの場合、第３図図示の実装／未実装フラグＭ１
とＶＭ，＋１とを調べ、フラグＶＭ，が論理「１」でＶ
ＭＪ＋１が論理「０」であるとすると、自動的にウエイ
数「１」のバンクとみなされる。そして、アクセス・ア
ドレス情報中の上記バンク対応ビツトから、バンク５−
ｊが見えた場合には、自動的に当該バンク５−ｊがアク
セス・バンクとして決定される。ただ第４図Ｂ図示場合
、上記ｂビツト（第１図Ｂ）を第５図に図示する如くバ
ンク内アドレスの先頭に附加し、図示下半分と上半分と
を切分けるようにする。第５図は本発明の一実施例を示
し、図中の符号３は第１図Ｂに対応するアクセス・アド
レス情報６アドレス・ナンバ比較部、７はウエイ数（イ
ンタリーフ数）判定部、８はメモリ起動回路、９はアド
レス変換回路、１０はバンク内アドレス情報、ＡＮ゛は
アクセス・アドレス情報中のバンク対応ビツト部、ｂは
インタリーフ・ビツトを表わしている。

図示の場合、アクセス・アドレス情報３が与えられると
、当該情報３中のバンク対応ビツト部ＡＮ゛がアドレス
・ナンバ比較部６に供給される。

アドレス・ナンバ比較部６には、第３図図示のアドレス
・ナンバＡＮｉ，ＡＮｉ＋１，ＡＮ，ＡＮＪ＋１が夫々
予め与えられており（メモリ構成が決定したときに与
えられている）、比較部６はバンク対応ビツトＡＮ゛か
らみてインタリーフがかけられていないとした場合のい
ずれのバンクに対応するアクセスかを決定する。即ち、
のいずれかによつてバンタを仮決定する。

そしてその結果はウエイ数判定部７に通知される。ウエ
イ数判定部７には、予め各バンクの実装／未実装フラグ
Ｍｌ，ＶＭｌ＋１，ＶＭ，，ＶＭ，＋１が与えられてお
り、今仮に上記ビツト部ＡＮ゛によつてバンク５−ｊか
５−（ｊ＋１）かが仮決定されたとすると、フラグＶＭ
，とＶＭｊ＋１とを調べ、の場合にはバンク５−ｊと５
−（ｊ＋１）とが共に実装されており、ウエイ数「２」
のインタリーフ部がかけられていることを判定する。ま
たの場合には、ウエイ数「１」のケースであると判定す
る。なおＶＭ，，ＶＭＪ＋１の両方が論理「Ｏ」であれ
ば、このアクセス要求は無効であることとな２る。ウエ
イ数「２」の場合には、メモリ起動回路８は、上記仮決
定されたバンク情報とウエイ数情報とを受取ると共に図
示インタリーフ・ビツトｂを受取つて、上記第４図を参
照して説明した論理にｊもとづいて、アタセス・バンク
を決定した上で龜該バンクにアクセスする。

この場合には、図示アドレス変換部９は、第４図Ａ図示
の上半分か下半分かによつて、論理「Ｏ」か「１」かを
生成して出力する。そして、決定されたバンタ内アドレ
スこ情報１０によつてアクセスが行なわれる。また上記
ウエイ数判定部７がウエイ数「１」と判定した場合には
、メモリ起動回路８はＶＭ，またはＶＭＪ＋１のうち論
理「１」の立つている方のバンクをそのままアクセス・
バンタとみてアクセスする。

そしてアドレス変換部９は、図示ビツトｂをそのままス
ルーで通して、バンク内アドレス情報１０の最上位にセ
ツトし、アクセスが行なわれる。上記において２ウエイ
／１ウエイの場合について記述したが、例えば４バンク
４ウエイ・インタリーフの場合における１バンク増設や
２バンク増設などが考えられ、これらに対して容易に類
推し対処することができる。

即ち、この場合には、上記第５図図示のバンク対応ビツ
トＡＮ゛に相当するものが３ビツトとされ、かつ第５図
図示のインタリーフ・ビツトｂとして＃５ビツトと＃６
ビツトが用いられる形となる。そして、１バンク増設時
には、バンク対応ビツトとインタリーフ・ビツトとから
インタリーフ数例えば４ウエイか１ウエイかを判定して
それに応じてバンクを決定し、かつバンク内アドレスの
上位２ビツトを作成する。１ウエイ時には上記インタリ
ーフ・ビツト（２ビツト）がバンク内アドレスの上位
２ビツトになる。

また２バンク増設時にもそれに類推した態様となる。以
上説明した如く、本発明によれば、メモリ装置の構成の
変更に自由に対処することが可能となり、増設に当つて
、ユーザの希望にあわせて任意に行なうことが可能とな
る。

【図面の簡単な説明】

第１図および第２図は本発明の前提問題を説明する説明
図、第３図および第４図は本発明を説明する説明図、第
５図は本発明の一実施例を示す。

Claims

【特許請求の範囲】

１複数個のメモリ構成単位をそなえ、メモリ構成単位
間でインタリーブ方式を採用可能に構成されるメモリ装
置を有するデータ処理システムにおいて、上記各メモリ
構成単位に対応して、当該メモリ構成単位が実装か未実
装かを指示する実装／未実装識別フラグと上記メモリ構
成単位にインタリーブ方式が採用されていない状態での
各メモリ構成単位が受持つ番地の少なくとも１つを代表
するアドレス・ナンバ情報とを少なくとも設定するよう
に構成されると共に、アクセス要求元装置が発したアク
セス・アドレス情報中の上記メモリ構成単位対応ビット
と上記アドレス・ナンバ情報とを比較するアドレス・ナ
ンバ比較部、および上記アクセス・アドレス情報中のイ
ンタリーブ・ビットと上記実装／未実装識別フラグとに
よつて夫々のメモリ単位に与えられているインタリーブ
数を判定するインタリーブ数判定部をもうけ、メモリ起
動回路に対して上記インタリーブ数判定部による判定結
果と上記インタリーブ・ビットとを供給してアクセスす
べきメモリ構成単位を決定するようにしたことを特徴と
するメモリ・インタリーブ制御方式。