JPS5980940A - 絶縁物分離基板の製造方法 - Google Patents
絶縁物分離基板の製造方法Info
- Publication number
- JPS5980940A JPS5980940A JP57190752A JP19075282A JPS5980940A JP S5980940 A JPS5980940 A JP S5980940A JP 57190752 A JP57190752 A JP 57190752A JP 19075282 A JP19075282 A JP 19075282A JP S5980940 A JPS5980940 A JP S5980940A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor substrate
- mask
- mask material
- circumferential section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/019—Manufacture or treatment of isolation regions comprising dielectric materials using epitaxial passivated integrated circuit [EPIC] processes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は絶縁物分離基板の製造方法に関するものであ
る。
る。
従来の絶縁物分離基板の製造方法について第１図を用い
て説明する。第１図囚において、１は半導体基板であり
、まず、この半導体基板ｌの表面にマスク材２を形成す
る。次に、第１図の）に示すように、周知のホトリソ技
術によシマスフ材２に素子間分離領域において開口部３
を形成する。しかる後、残存マスク材２をマスクとして
ＫＯＩ（などで半導体基板１をエツチングする。これに
よシ、半導体基板ｌに第１図（Ｃ）に示すようにＶ字溝
４を形成する。次に、マスク材２を除去した後、ｖ字溝
４を含む半導体基板ｌの表面に第１図（至）に示すよう
に素子間分離膜５を形成し、さらにその」二に多結晶シ
リコン層６を成長させる。しかる後、Ｖ字溝４の底部が
露出するまで半導体基板１をその裏面側から研摩などに
よシ除去し、以上で第１図（ト）に示すような絶縁物分
離基板が製造される。
て説明する。第１図囚において、１は半導体基板であり
、まず、この半導体基板ｌの表面にマスク材２を形成す
る。次に、第１図の）に示すように、周知のホトリソ技
術によシマスフ材２に素子間分離領域において開口部３
を形成する。しかる後、残存マスク材２をマスクとして
ＫＯＩ（などで半導体基板１をエツチングする。これに
よシ、半導体基板ｌに第１図（Ｃ）に示すようにＶ字溝
４を形成する。次に、マスク材２を除去した後、ｖ字溝
４を含む半導体基板ｌの表面に第１図（至）に示すよう
に素子間分離膜５を形成し、さらにその」二に多結晶シ
リコン層６を成長させる。しかる後、Ｖ字溝４の底部が
露出するまで半導体基板１をその裏面側から研摩などに
よシ除去し、以上で第１図（ト）に示すような絶縁物分
離基板が製造される。
ところで、第２図は、半導体基板ｌ上にチップ＆＠ ｒ
＆２ ａ ａ３・・・が配列された状態を示す。この
図に示すように、チップは半導体基板１の全面に１？た
って形成されている。そして、このようにして形成され
た各チップ内に数多くの前記素子間分離領域が存在する
わけであるが、従来は、半導体基板１の外周部までチッ
プが配列されるため、半導体基板ｌの外周部に素子間分
離領域が位置することがある。
＆２ ａ ａ３・・・が配列された状態を示す。この
図に示すように、チップは半導体基板１の全面に１？た
って形成されている。そして、このようにして形成され
た各チップ内に数多くの前記素子間分離領域が存在する
わけであるが、従来は、半導体基板１の外周部までチッ
プが配列されるため、半導体基板ｌの外周部に素子間分
離領域が位置することがある。
したがって、従来は、第１図の）の工程においてマスク
材２に開口部３′が形成され、第１図（Ｑの工程におい
て半導体基板１の外周部に深くえぐられた溝４′が形成
されてしまうことがある。そして、この溝４′が形成さ
れることによ９次のような欠点があった。
材２に開口部３′が形成され、第１図（Ｑの工程におい
て半導体基板１の外周部に深くえぐられた溝４′が形成
されてしまうことがある。そして、この溝４′が形成さ
れることによ９次のような欠点があった。
■ 一般に、溝４′の深さは１０−１００μｍにも及ぶ
ので、３〃φの半導体基板ｌを例にとると、場合によっ
ては、半導体基板ｌ全体の具〜発しか厚みのない領域が
半導体基板ｌの外周部に形成されることに外る。半導体
基板ｌの外周部は特に外部からの力が加わシやすいとこ
ろである。
ので、３〃φの半導体基板ｌを例にとると、場合によっ
ては、半導体基板ｌ全体の具〜発しか厚みのない領域が
半導体基板ｌの外周部に形成されることに外る。半導体
基板ｌの外周部は特に外部からの力が加わシやすいとこ
ろである。
したがって引き続き行われる工程において、半導体基板
ｌにカケやワレが生じることがあった。
ｌにカケやワレが生じることがあった。
■ 第１図（２）の工程において多結晶シリコン層６を
成長させた際、外周部に高さの均一でない領域７が発生
する。したがって、基板のカケやワレばかシでなく、研
摩工程における基板貼シっけにおいてワックスがうまら
ないなどの不都合があった。
成長させた際、外周部に高さの均一でない領域７が発生
する。したがって、基板のカケやワレばかシでなく、研
摩工程における基板貼シっけにおいてワックスがうまら
ないなどの不都合があった。
■ さらに最終仕上シの状態でも基板外周部にはダレの
領域８が発生し、基板のカケやワレの原因となる。
領域８が発生し、基板のカケやワレの原因となる。
この発明は上記の点に鑑みなされたもので、従来の欠点
をすべて解決できる絶縁物分離基板の製造方法を提供す
ることを目的とする。
をすべて解決できる絶縁物分離基板の製造方法を提供す
ることを目的とする。
以下この発明の実施例を第３図を参照して説明する。
第３図囚において、１１は半導体基板であシ、まず、こ
の半導体基板１１の表面に、Ｓｉｎ、やＳ ｉ ＨＮ４
などからなるマスク材１２を形成する。
の半導体基板１１の表面に、Ｓｉｎ、やＳ ｉ ＨＮ４
などからなるマスク材１２を形成する。
次に、マスク材１２を７オトリン技術にょシ所望のパタ
ーンにエツチングすることにょシ、第３図の）に示すよ
うにマスク材１２に素子間分離領域において開口部１３
を形成する。この時、従来の方法と異なるところは、と
の発明においては、半導体基板１１の最外周部には必ず
マスク材１２を残しておくようにすることである。この
ような構造は次のようにして容易に得られる。
ーンにエツチングすることにょシ、第３図の）に示すよ
うにマスク材１２に素子間分離領域において開口部１３
を形成する。この時、従来の方法と異なるところは、と
の発明においては、半導体基板１１の最外周部には必ず
マスク材１２を残しておくようにすることである。この
ような構造は次のようにして容易に得られる。
すなわち、第４図は半導体基板ｌｌ上にチップｂ、、
ｂ２１ ｂ、・・・が配列された状態を示すものである
が、第２図と比較してみれば明らかなように、素子分離
用マスクを製作する際にあらかじめ、半導体基板１１の
大きさに合わせて素子分離パターンが半導体基板１１の
外周部に接触しないようなチップ配列にしておくことで
ある。これを実現する最も簡単な方法は、チップのパタ
ーンのウチ、１００％半導体基板１１に転写できず最終
的に製品となり得ないことが予めわかっているような位
置にあるチップは、素子分離用マスクに含ませないこと
である。もう１つの方法は、半導体基板１１の外径よシ
たとえば１＋ｎｍ程度小さい外径を有するようなチップ
配列をした素子分離用マスクを用い、目合せの際に注意
して行うことである。
ｂ２１ ｂ、・・・が配列された状態を示すものである
が、第２図と比較してみれば明らかなように、素子分離
用マスクを製作する際にあらかじめ、半導体基板１１の
大きさに合わせて素子分離パターンが半導体基板１１の
外周部に接触しないようなチップ配列にしておくことで
ある。これを実現する最も簡単な方法は、チップのパタ
ーンのウチ、１００％半導体基板１１に転写できず最終
的に製品となり得ないことが予めわかっているような位
置にあるチップは、素子分離用マスクに含ませないこと
である。もう１つの方法は、半導体基板１１の外径よシ
たとえば１＋ｎｍ程度小さい外径を有するようなチップ
配列をした素子分離用マスクを用い、目合せの際に注意
して行うことである。
上記のようにして開口部１３を形成したならば、次に、
残存マスク材１２をマスクとしてＫＯＨ々どによシ半導
体基板１１を異方性エツチングすることによシ、半導体
基板１１に、開口部１３に対応してＶ字溝１４を第３図
（０に示すように形成する。この時、半導体基板１１の
外周部はエツチングされず元の状態を保っている。
残存マスク材１２をマスクとしてＫＯＨ々どによシ半導
体基板１１を異方性エツチングすることによシ、半導体
基板１１に、開口部１３に対応してＶ字溝１４を第３図
（０に示すように形成する。この時、半導体基板１１の
外周部はエツチングされず元の状態を保っている。
次に、マスク材１２を除去した後、Ｖ字溝１４を含む半
導体基板１１の表面に第３図（２）に示すように素子間
分離膜１５を形成し、さらにその上に支持体層として多
結晶シリコン層１６を成長させる。
導体基板１１の表面に第３図（２）に示すように素子間
分離膜１５を形成し、さらにその上に支持体層として多
結晶シリコン層１６を成長させる。
しかる後、Ｖ字溝１４の底部が露出するまで半導体基板
１１をその裏面側から研摩などによシ除去し、以上で第
３図（ト）に示すような絶縁物分離基板が製造される。
１１をその裏面側から研摩などによシ除去し、以上で第
３図（ト）に示すような絶縁物分離基板が製造される。
なお、上記の実施例では、マスク上のチ、ツブ配列を工
夫することによシ半導体基板１１の最外周部に必ずマス
ク材１２を残し、半導体基板１１の外周部に溝が形成さ
れないようにしたが、従来通シのマスクを用いて半導体
基板１１の外周部にマスフ材のない領域を形成した後、
たとえばレジスト材を塗布するなどして半導体基板１１
の外周部を新たなマスク材で覆うことによシ、半導体基
板１１の外周部に溝が形成されないようにしてもよい。
夫することによシ半導体基板１１の最外周部に必ずマス
ク材１２を残し、半導体基板１１の外周部に溝が形成さ
れないようにしたが、従来通シのマスクを用いて半導体
基板１１の外周部にマスフ材のない領域を形成した後、
たとえばレジスト材を塗布するなどして半導体基板１１
の外周部を新たなマスク材で覆うことによシ、半導体基
板１１の外周部に溝が形成されないようにしてもよい。
以上の説明から明らかなように、との発明の絶縁物分離
基板の製造方法では、半導体基板の外周部を必ずマスク
材で覆うことによシ、その半導体基板の外周部には溝が
形成されないようにする。
基板の製造方法では、半導体基板の外周部を必ずマスク
材で覆うことによシ、その半導体基板の外周部には溝が
形成されないようにする。
したがって、半導体基板の強度、延いては多結晶シリコ
ン層を成長させた時の基板の強度、さらには仕上シ状態
における基板の強度が充分保たれ、従来に比較してカケ
やワレの発生度が大幅に低減する。さらに、半導体基板
の外周部から溝がなくなれば、多結晶シリコン層を成長
させた際に基板の外周部の高さが均一に保たれるので、
引続き行われる研摩工程における基板貼り付は作業が安
定する。そして、これらの効果によ）絶縁物分離基板を
安価に得ることができるようになる。また、 □素子
分離用マスク上のチップ配列によシ、半導体基板の外周
部にマスク材を残すよう、にした場合は、素子分離用マ
スクを製作する際にマスク上に配列するチップの数を減
らすことができるので、マスクを安価に製作できるとい
う利点がある。
ン層を成長させた時の基板の強度、さらには仕上シ状態
における基板の強度が充分保たれ、従来に比較してカケ
やワレの発生度が大幅に低減する。さらに、半導体基板
の外周部から溝がなくなれば、多結晶シリコン層を成長
させた際に基板の外周部の高さが均一に保たれるので、
引続き行われる研摩工程における基板貼り付は作業が安
定する。そして、これらの効果によ）絶縁物分離基板を
安価に得ることができるようになる。また、 □素子
分離用マスク上のチップ配列によシ、半導体基板の外周
部にマスク材を残すよう、にした場合は、素子分離用マ
スクを製作する際にマスク上に配列するチップの数を減
らすことができるので、マスクを安価に製作できるとい
う利点がある。
第１図は従来の絶縁物分離基板の製造方法を示す断面図
、第３図はこの発明の絶縁物分離基板の製造方法の実施
例を示す断面図、第２図および第４図は各々半導体基板
上にチップが配列された状態を示す平面図である。 １１・・・半導体基板、１２・・・マスク材、１３・・
・開口部、１４・・・７字溝、１５・・・素子間分離膜
、１６・・・多結晶シリコン層。 特許出願人 沖電気工業株式会社 第１図 １ １ １ 第２図 第３図 Ｉ２ 第４図
、第３図はこの発明の絶縁物分離基板の製造方法の実施
例を示す断面図、第２図および第４図は各々半導体基板
上にチップが配列された状態を示す平面図である。 １１・・・半導体基板、１２・・・マスク材、１３・・
・開口部、１４・・・７字溝、１５・・・素子間分離膜
、１６・・・多結晶シリコン層。 特許出願人 沖電気工業株式会社 第１図 １ １ １ 第２図 第３図 Ｉ２ 第４図
Claims (1)
- 半導体基板の表面にマスク材を形成し、このマスク材の
所定領域に開口部を形成する工程と、残存マスク材をマ
スクとして半導体基板をエツチングすることによシ、前
記開口部に対応する半導体基板部に溝を形成する工程と
、マスク材を除去した後、前記溝を含む半導体基板の表
面に素子間分離膜を形成し、さらにその上に支持体層を
形成する工程と、前記溝の底部が露出するまで前記半導
体基板を裏面側から除去する工程とからなる絶縁物分離
基板の製造方法において、半導体基板の外周部をマスク
材で必ず覆うことにより、この基板外周部には溝が形成
されないようにしたことを特徴とする絶縁物分離基板の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190752A JPS5980940A (ja) | 1982-11-01 | 1982-11-01 | 絶縁物分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57190752A JPS5980940A (ja) | 1982-11-01 | 1982-11-01 | 絶縁物分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5980940A true JPS5980940A (ja) | 1984-05-10 |
Family
ID=16263145
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57190752A Pending JPS5980940A (ja) | 1982-11-01 | 1982-11-01 | 絶縁物分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980940A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263227A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6394630A (ja) * | 1986-10-08 | 1988-04-25 | Rohm Co Ltd | 半導体ウエハの裏面加工方法 |
| JPH01185935A (ja) * | 1988-01-21 | 1989-07-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5804495A (en) * | 1990-04-24 | 1998-09-08 | Mitsubishi Materials Corporation | Method of making SOI structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110788A (ja) * | 1974-02-08 | 1975-09-01 |
-
1982
- 1982-11-01 JP JP57190752A patent/JPS5980940A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110788A (ja) * | 1974-02-08 | 1975-09-01 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61263227A (ja) * | 1985-05-17 | 1986-11-21 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS6394630A (ja) * | 1986-10-08 | 1988-04-25 | Rohm Co Ltd | 半導体ウエハの裏面加工方法 |
| JPH01185935A (ja) * | 1988-01-21 | 1989-07-25 | Toshiba Corp | 半導体装置の製造方法 |
| US5804495A (en) * | 1990-04-24 | 1998-09-08 | Mitsubishi Materials Corporation | Method of making SOI structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5851899A (en) | Gapfill and planarization process for shallow trench isolation | |
| WO1992009098A2 (en) | Process for forming extremely thin integrated circuit dice | |
| JPH04253322A (ja) | ３つのレジスト層を利用した平坦化方法 | |
| JPH09107028A (ja) | 半導体装置の素子分離方法 | |
| US4783238A (en) | Planarized insulation isolation | |
| JPH09191047A (ja) | 半導体素子の素子分離膜及びその形成方法 | |
| JP2002016131A (ja) | 半導体装置およびその製造方法 | |
| EP0455087A1 (en) | Method of forming a silicon wafer with a chip separating structure and single crystal layer sections | |
| JPS61120424A (ja) | 誘電体分離基板の研磨方法 | |
| JPS5898942A (ja) | 超微細パタ−ンの形成法 | |
| KR100340864B1 (ko) | 버즈 빅 현상을 이용한 이중막 실리콘 기판의 제조 방법 | |
| JPH0396249A (ja) | 半導体装置の製造方法 | |
| JP5674304B2 (ja) | Ｓｏｉウェハの製造方法 | |
| KR100327326B1 (ko) | 에스오아이웨이퍼의제조방법 | |
| JPS6245032A (ja) | 半導体装置の製造方法 | |
| JPS5849027B2 (ja) | 半導体集積回路装置の製法 | |
| KR100497208B1 (ko) | 반도체 소자의 트렌치 형성 방법 | |
| JP2570729B2 (ja) | 半導体装置の製造方法 | |
| JP2597424B2 (ja) | 半導体装置の製造方法 | |
| JPS61184831A (ja) | 半導体装置の製造方法 | |
| KR100303365B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100190065B1 (ko) | 트렌치 소자분리방법 | |
| JPS63226931A (ja) | 半導体装置の製造方法 | |
| JPH01154537A (ja) | 半導体装置基板の製造方法 | |
| JPS59189646A (ja) | 半導体装置の製造方法 |