JPS5980958A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS5980958A JPS5980958A JP19277282A JP19277282A JPS5980958A JP S5980958 A JPS5980958 A JP S5980958A JP 19277282 A JP19277282 A JP 19277282A JP 19277282 A JP19277282 A JP 19277282A JP S5980958 A JPS5980958 A JP S5980958A
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- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- resistor
- hybrid integrated
- insulating substrate
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は厚膜抵抗基板や他の絶縁基板上に導電体を設け
た基板上に７リツプチツプ方式にて集積回路チップ（以
下、ＩＣチップという）を実装した混成集積回路に関す
るものである。
た基板上に７リツプチツプ方式にて集積回路チップ（以
下、ＩＣチップという）を実装した混成集積回路に関す
るものである。
従来の混成集積回路を第１図および第２図に示して説明
すると、これらの図において、（１）は複数個の電極バ
ンプ（以下、バンプという） （１１）を有するＩＣチ
ップであシ、このＩＣチップ（１）は、それらバンプ（
１ａ）でもって絶縁基板（２）上に形成された導電体（
３）に７リツプチツプ方式つｔ、ｂフェースダウンにて
接続されている。また、（４）は前記絶縁基板（２）上
に設けられた電気特性調整用のトリミングすべき抵抗体
である。通常、従来の混成集積回路は、前述の如く、Ｉ
Ｃチップ（１）を絶縁基板（２）上に実装した後、抵抗
体（４）をトリミングする方法がとられている。これは
、ＩＣチップ（１）の電気回路部分がパンダ側の面（フ
ェース）に形成されるためＩＣチップ（１）を絶縁基板
（２）上に実装した後はフェースが下側になること、ま
た電気特性調整用の抵抗体（４）は比較的大きな抵抗面
積を必要とするためフェース側の回路に組み込むことが
困難であるという理由からである。
すると、これらの図において、（１）は複数個の電極バ
ンプ（以下、バンプという） （１１）を有するＩＣチ
ップであシ、このＩＣチップ（１）は、それらバンプ（
１ａ）でもって絶縁基板（２）上に形成された導電体（
３）に７リツプチツプ方式つｔ、ｂフェースダウンにて
接続されている。また、（４）は前記絶縁基板（２）上
に設けられた電気特性調整用のトリミングすべき抵抗体
である。通常、従来の混成集積回路は、前述の如く、Ｉ
Ｃチップ（１）を絶縁基板（２）上に実装した後、抵抗
体（４）をトリミングする方法がとられている。これは
、ＩＣチップ（１）の電気回路部分がパンダ側の面（フ
ェース）に形成されるためＩＣチップ（１）を絶縁基板
（２）上に実装した後はフェースが下側になること、ま
た電気特性調整用の抵抗体（４）は比較的大きな抵抗面
積を必要とするためフェース側の回路に組み込むことが
困難であるという理由からである。
仁のように、従来の混成集積回路は、絶縁基板（２）上
に抵抗体（４）を設けているので、絶縁基板（２）の形
状も大きくなシ、価格も高価になる。また、絶縁基板Ｑ
）上にはＩＣチップ（１）を実装した後、抵抗体（４）
をトリミングし、その後電気特性検査をしているので、
トリミングミスや抵抗体（４）の特性を含む電気特性検
査で不良となった場合はｒｃチツプ（１）および絶縁基
板（２）も同様に廃却しなければなちす、歩留りが低下
して回路が高価なものになるなどの欠点があった。
に抵抗体（４）を設けているので、絶縁基板（２）の形
状も大きくなシ、価格も高価になる。また、絶縁基板Ｑ
）上にはＩＣチップ（１）を実装した後、抵抗体（４）
をトリミングし、その後電気特性検査をしているので、
トリミングミスや抵抗体（４）の特性を含む電気特性検
査で不良となった場合はｒｃチツプ（１）および絶縁基
板（２）も同様に廃却しなければなちす、歩留りが低下
して回路が高価なものになるなどの欠点があった。
本発明は、以上の点に鑑みてなされたもので、ＩＣチッ
プのバンプ側と反対面（以下、背面という）にトリミン
グ可能な電気抵抗体を形成し、この抵抗体をフェース面
のバンプと電気的に接続するとともにＩＣチップ単体時
にトリミングおよび電気特性検査してそれを完了したう
え、良品のＩＣチップのみを絶縁基板上に実装すること
によシ、小型でかつ安価な混成集積回路を提供しようと
するものである。
プのバンプ側と反対面（以下、背面という）にトリミン
グ可能な電気抵抗体を形成し、この抵抗体をフェース面
のバンプと電気的に接続するとともにＩＣチップ単体時
にトリミングおよび電気特性検査してそれを完了したう
え、良品のＩＣチップのみを絶縁基板上に実装すること
によシ、小型でかつ安価な混成集積回路を提供しようと
するものである。
以下、本発明の実施例を図に基いて説明する。
第３図は本発明の一実施例を示す混成集積回路の平面図
であり、第４図（＃Ｌ）および（ｂ）は第３図のＩＣチ
ップの平面図および側面図である。ここで、第４図のＩ
Ｃチップ（１１）は、第１図に示した従来の絶縁基板上
の抵抗体、ＩＣチップ内の回路変更を伴ない多少小型化
してその背面に半導体の抵抗体（１４）を形成する。そ
して、このＩＣチップ（１１）の内側または側面にて前
記抵抗体（１４）とバンプ（１１ｍ）とを電気的に接続
せしめたものである。このように、ＩＣチップ（１１）
の背面に半導体の抵抗体（１４）を形成してそのバンプ
（１１ｍ）と接続することにより、ＩＣチップ（１１）
単体で前記抵抗体（１４）のトリミングが可能になり、
かつ電気特性検査も可能になる。そのため、検査を完了
したＩＣチップ（１１）のうち抵抗体（１４）との組み
合せ、特性とも良品のものを選択し、良品のＩＣチップ
（１１）のみを、第３図に示す如く絶縁基板（１２）上
の導電体（１３）にフェースダウンにて実装できる。し
たがって、従来の如（ＩＣチップを絶縁基板上に実装し
た後、トリミングミスやＩＣチップの刊性不良などで絶
縁基板ともども廃却することもなく、歩留りが良くなシ
、低コスト化をはかることができる。
であり、第４図（＃Ｌ）および（ｂ）は第３図のＩＣチ
ップの平面図および側面図である。ここで、第４図のＩ
Ｃチップ（１１）は、第１図に示した従来の絶縁基板上
の抵抗体、ＩＣチップ内の回路変更を伴ない多少小型化
してその背面に半導体の抵抗体（１４）を形成する。そ
して、このＩＣチップ（１１）の内側または側面にて前
記抵抗体（１４）とバンプ（１１ｍ）とを電気的に接続
せしめたものである。このように、ＩＣチップ（１１）
の背面に半導体の抵抗体（１４）を形成してそのバンプ
（１１ｍ）と接続することにより、ＩＣチップ（１１）
単体で前記抵抗体（１４）のトリミングが可能になり、
かつ電気特性検査も可能になる。そのため、検査を完了
したＩＣチップ（１１）のうち抵抗体（１４）との組み
合せ、特性とも良品のものを選択し、良品のＩＣチップ
（１１）のみを、第３図に示す如く絶縁基板（１２）上
の導電体（１３）にフェースダウンにて実装できる。し
たがって、従来の如（ＩＣチップを絶縁基板上に実装し
た後、トリミングミスやＩＣチップの刊性不良などで絶
縁基板ともども廃却することもなく、歩留りが良くなシ
、低コスト化をはかることができる。
また、ＩＣチップ（１１）の背面への抵抗体（１４）の
一体化によシその分給縁基板（１２）を小型化すること
ができ、混成集積回路の小型化が可能になる。
一体化によシその分給縁基板（１２）を小型化すること
ができ、混成集積回路の小型化が可能になる。
なお、上述の実施例では絶縁基板上の抵抗体を１つだけ
ＩＣチップ内に組み込む場合について示したが、本発明
はこれに限定されるものではなく、一般に厚膜抵抗基板
には多数の抵抗体が印刷形成されているが、これらのう
ち発熱の許容できる抵抗体を上述と同様にＩＣチップ内
に組み込み半導体の抵抗体とすれば、小型化に対しさら
に大きな効果を得ることができる。
ＩＣチップ内に組み込む場合について示したが、本発明
はこれに限定されるものではなく、一般に厚膜抵抗基板
には多数の抵抗体が印刷形成されているが、これらのう
ち発熱の許容できる抵抗体を上述と同様にＩＣチップ内
に組み込み半導体の抵抗体とすれば、小型化に対しさら
に大きな効果を得ることができる。
以上説明したように、本発明の混成集積回路によれば、
電気特性を調整するためのトリミング用抵抗体を ＩＣ
チップのバンプの背面に設けることによル、回路の小型
化、低コスト化をはかることができる効果を奏する。
電気特性を調整するためのトリミング用抵抗体を ＩＣ
チップのバンプの背面に設けることによル、回路の小型
化、低コスト化をはかることができる効果を奏する。
第１図および第２図は従来の一例を示す混成集積回路の
平面図およびその主要断面図、第３図は本発明の一実施
例を示す混成集積回路の平面図、第４図（Ａ）および（
ｂ）は第３図のＩＣチップの平面図および側面図である
。 （１１）・・・・集積回路チップ（ＩＣチップ）、（ｌ
１ｍ）・・・・集積回路チップの電極バンプ、（１２）
・・・・絶縁基板、（１３）・・・・導電体、（１４）
・・拳・抵抗体。 代理人 葛 野 信 −
平面図およびその主要断面図、第３図は本発明の一実施
例を示す混成集積回路の平面図、第４図（Ａ）および（
ｂ）は第３図のＩＣチップの平面図および側面図である
。 （１１）・・・・集積回路チップ（ＩＣチップ）、（ｌ
１ｍ）・・・・集積回路チップの電極バンプ、（１２）
・・・・絶縁基板、（１３）・・・・導電体、（１４）
・・拳・抵抗体。 代理人 葛 野 信 −
Claims (1)
- 絶縁基板上の導電体に複数個の電極バンクを有する集積
回路チップを少くとも１つ以上フェースダウンにて接続
せしめた混成集積回路において、前記集積回路チップの
電極バンプの反対面にトリミング可能な電気抵抗体を設
けたことを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19277282A JPS5980958A (ja) | 1982-11-01 | 1982-11-01 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19277282A JPS5980958A (ja) | 1982-11-01 | 1982-11-01 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5980958A true JPS5980958A (ja) | 1984-05-10 |
Family
ID=16296765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19277282A Pending JPS5980958A (ja) | 1982-11-01 | 1982-11-01 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980958A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096017A (ja) * | 2005-09-29 | 2007-04-12 | Seiko Epson Corp | トリミング方法、半導体装置、及びトリミング用チップ部品 |
-
1982
- 1982-11-01 JP JP19277282A patent/JPS5980958A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007096017A (ja) * | 2005-09-29 | 2007-04-12 | Seiko Epson Corp | トリミング方法、半導体装置、及びトリミング用チップ部品 |
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