JPS598191A - 遅延放電回路 - Google Patents
遅延放電回路Info
- Publication number
- JPS598191A JPS598191A JP57116055A JP11605582A JPS598191A JP S598191 A JPS598191 A JP S598191A JP 57116055 A JP57116055 A JP 57116055A JP 11605582 A JP11605582 A JP 11605582A JP S598191 A JPS598191 A JP S598191A
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- JP
- Japan
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- word line
- collector
- transistor
- emitter
- discharge circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、スタティック型メモリのワード線電位を非選
択への移行時に速やかに低下させる遅延放電回路に関す
る。
択への移行時に速やかに低下させる遅延放電回路に関す
る。
技術の背景
ＰＮＰＮメモリ（ＣやＩ２ＬメモリＩＣなどの飽和型セ
ルを用いたメモリＩＣでは、選択ワード線を非選択に移
行させる際にその電位を速やかに低下させることが多重
選択防止上重要である。このためにワード線に対する放
電回路が設けられるが、この回路はワード線を駆動（選
択）したワード線ドライバの出力が非選択レベルに切換
った後も一定時間（一般に５〜１０ ｎ５ｅｃ）は該選
択ワード線の電荷を放電し続ける遅延型であることが必
要である。
ルを用いたメモリＩＣでは、選択ワード線を非選択に移
行させる際にその電位を速やかに低下させることが多重
選択防止上重要である。このためにワード線に対する放
電回路が設けられるが、この回路はワード線を駆動（選
択）したワード線ドライバの出力が非選択レベルに切換
った後も一定時間（一般に５〜１０ ｎ５ｅｃ）は該選
択ワード線の電荷を放電し続ける遅延型であることが必
要である。
従来技術と問題点
従来の遅延型放電回路では放電時定数（遅延時間）をコ
ンデンサと抵抗で決定するのが一般的であるため、充分
な遅延時間を得るためにはコンデンサのサイズが大きく
なって放電回路全体の占有面積が大となる欠点がある。
ンデンサと抵抗で決定するのが一般的であるため、充分
な遅延時間を得るためにはコンデンサのサイズが大きく
なって放電回路全体の占有面積が大となる欠点がある。
発明の目的
本発明は各ワード線毎の放電回路にＰＮＰＮ構造の素子
を用いて遅延放電を可能としかつ全体の占有面積を小さ
くしようとするものである。
を用いて遅延放電を可能としかつ全体の占有面積を小さ
くしようとするものである。
発明の構成
本発明は、スタティック型メモリセルが接続されるワー
ド線対に接続され、該ワード線対の選択から非選択への
移行時に該ワード線の電位を強制的に低下させる遅延放
電回路であって、高電位側ワード線にレベルシフト素子
を介してエミッタが接続されたＰＮＰ ）ランリスク、
該ＰＮＰ ）ランリスクのコレクタおよびベースにそれ
ぞれベースおよび第１のコレクタが接続され第２のコレ
クタ又は第２のエミッタが低電位側ワード線に接続され
たＮＰＮ ）ランリスク、および該ＮＰＮ）ランリスク
のエミッタに接続されて該ｌ・ランリスクにワード線放
電電流を流させる定電流源または定電圧源を備えて成る
ことを特徴とするが、以下図面を参照しながらこれを詳
細に説明する。
ド線対に接続され、該ワード線対の選択から非選択への
移行時に該ワード線の電位を強制的に低下させる遅延放
電回路であって、高電位側ワード線にレベルシフト素子
を介してエミッタが接続されたＰＮＰ ）ランリスク、
該ＰＮＰ ）ランリスクのコレクタおよびベースにそれ
ぞれベースおよび第１のコレクタが接続され第２のコレ
クタ又は第２のエミッタが低電位側ワード線に接続され
たＮＰＮ ）ランリスク、および該ＮＰＮ）ランリスク
のエミッタに接続されて該ｌ・ランリスクにワード線放
電電流を流させる定電流源または定電圧源を備えて成る
ことを特徴とするが、以下図面を参照しながらこれを詳
細に説明する。
発明の実施例
第１図（ａｌは本発明の遅延放電回路の基本構成で、Ｑ
；はそのエミッタが正側（高電位側）ワード線Ｗに接続
されるＰＮＰ ！−ランジスタ、Ｑ２は一方のコレクタ
が該ワード線Ｗと対をなす負側（低電位側）のワード線
Ｃに接続されるマルチコレクタ型のＮＰＮ ）ランリス
ク、■はトランジスタＱ２のエミッタに電流１を流させ
る定電流源である。
；はそのエミッタが正側（高電位側）ワード線Ｗに接続
されるＰＮＰ ！−ランジスタ、Ｑ２は一方のコレクタ
が該ワード線Ｗと対をなす負側（低電位側）のワード線
Ｃに接続されるマルチコレクタ型のＮＰＮ ）ランリス
ク、■はトランジスタＱ２のエミッタに電流１を流させ
る定電流源である。
トランジスタＱ１のコレクタとトランジスタＱ２のベー
ス（いずれもＰ型）は共通に接続され、且つトランジス
タＱ１のベースとトランジスタＱ２の残りのコレクタ（
いずれもＮ型）は共通に接続されるので、素子構造はサ
イリスクと同様にＰＮＰＮとなる。同図（ｂｌはこれを
示したもので、２はトランジスタＱ１のエミッタ、３は
同トランジスタのベースおよびトランジスタＱ２のコレ
クタ、４はトランジスタＱ１のコレクタおよびトランジ
スタＱ２のベース、５はトランジスタＱ２のエミッタで
ある。サイリスクはトリガしないとオンにならないが、
集積回路で形成されたサイリスクの直流特性は、第１図
（Ｃ）に示すダイオード６と等価である。なぜなら電流
が流れている状態においては、ＰＮＰ トランジスタＱ
１もＮＰＮ ｌ−ランリスクＱ２も飽和して３つの接合
はすべて順バイアスされるからである。尚、ダイオード
６と等価な電流−電圧特性を得るには２つのトランジス
タＱ ＋ 。
ス（いずれもＰ型）は共通に接続され、且つトランジス
タＱ１のベースとトランジスタＱ２の残りのコレクタ（
いずれもＮ型）は共通に接続されるので、素子構造はサ
イリスクと同様にＰＮＰＮとなる。同図（ｂｌはこれを
示したもので、２はトランジスタＱ１のエミッタ、３は
同トランジスタのベースおよびトランジスタＱ２のコレ
クタ、４はトランジスタＱ１のコレクタおよびトランジ
スタＱ２のベース、５はトランジスタＱ２のエミッタで
ある。サイリスクはトリガしないとオンにならないが、
集積回路で形成されたサイリスクの直流特性は、第１図
（Ｃ）に示すダイオード６と等価である。なぜなら電流
が流れている状態においては、ＰＮＰ トランジスタＱ
１もＮＰＮ ｌ−ランリスクＱ２も飽和して３つの接合
はすべて順バイアスされるからである。尚、ダイオード
６と等価な電流−電圧特性を得るには２つのトランジス
タＱ ＋ 。
Ｑ２のパラメータを適切な値にコントロールしなければ
ならないが、これは非常に容易である。本発明は、この
飽和特性を利用するものである。一般に知られているよ
うに、飽和したトランジスタのコレクタ・エミッタ接合
容量は拡散容量成分のため非常に大きくなり大きな蓄積
電荷がある。これは従来のコンデンサを小型化できるこ
とを意味する。本発明ではこの点も利用する。
ならないが、これは非常に容易である。本発明は、この
飽和特性を利用するものである。一般に知られているよ
うに、飽和したトランジスタのコレクタ・エミッタ接合
容量は拡散容量成分のため非常に大きくなり大きな蓄積
電荷がある。これは従来のコンデンサを小型化できるこ
とを意味する。本発明ではこの点も利用する。
第２図は本発明の一実施例を示す図で、７１〜７ｎは各
ワード線毎に設けられた遅延放電回路（要素）、ＷＤ＋
〜ＷＤｎはワード線ドライバ、ＭＣ１〜Ｍ Ｃｎは飽和
型メモリセルである。放電回路１＋〜１ｎのＰＮＰ ）
ランリスクＱ■〜Ｑ１ｎは第１図のＱＩに相当し、また
ＮＰＮトランジスタＱ、１〜Ｑ ２ ｎばＱ２に相当す
る。定電流源１ば共通に設けられ、トランジスタＱ２１
〜Ｑ ２ ｎのエミッタが共通に接続される（カレント
スイッチを構成する）。Ｒ１−Ｒｎはワード線Ｗ Ｉ−
Ｗ ｎとトランジスタＱ＋’＋ −Ｑ ＋ ｎのエミッ
タとの間に挿入されたレベルシフト用又は電圧降下用の
抵抗である。メモリセルＭＣ（ＭＣ＋ 、ＭＣ２・・・
・・・を代表する、以下同じ）は例えば第３図に示す構
成をとる。同図においてＱ３．Ｑ４は負荷となるＰＮＰ
トランジスタ、Ｑ５．Ｑ６は駆動用のＮＰＮ トランジ
スタ（マルチエミッタ）、Ｂ、Ｂはビット線対である。
ワード線毎に設けられた遅延放電回路（要素）、ＷＤ＋
〜ＷＤｎはワード線ドライバ、ＭＣ１〜Ｍ Ｃｎは飽和
型メモリセルである。放電回路１＋〜１ｎのＰＮＰ ）
ランリスクＱ■〜Ｑ１ｎは第１図のＱＩに相当し、また
ＮＰＮトランジスタＱ、１〜Ｑ ２ ｎばＱ２に相当す
る。定電流源１ば共通に設けられ、トランジスタＱ２１
〜Ｑ ２ ｎのエミッタが共通に接続される（カレント
スイッチを構成する）。Ｒ１−Ｒｎはワード線Ｗ Ｉ−
Ｗ ｎとトランジスタＱ＋’＋ −Ｑ ＋ ｎのエミッ
タとの間に挿入されたレベルシフト用又は電圧降下用の
抵抗である。メモリセルＭＣ（ＭＣ＋ 、ＭＣ２・・・
・・・を代表する、以下同じ）は例えば第３図に示す構
成をとる。同図においてＱ３．Ｑ４は負荷となるＰＮＰ
トランジスタ、Ｑ５．Ｑ６は駆動用のＮＰＮ トランジ
スタ（マルチエミッタ）、Ｂ、Ｂはビット線対である。
今、選択信号Ｘ１がハイ電位（たとえば−０，９■）で
、ワード線Ｗ１が選択され他の選択信号（Ｘｎはその１
つ）はロー電位（たとえば−１，９Ｖ）で非選択状態に
あるとする。定電流源１の電流ｌは最も電位の高いワー
ド線Ｗ１に接続された放電回路７１のみに流れる。つま
り、ワード線Ｗ１の電位が高いと先ずトランジスタＱ１
１のエミッタ、ベース間に電流が流れ、これが同トラン
ジスタのベース電流となってコレクタ電流が流れる。こ
のコレクタ電流はトランジスタＱ２１のベース電流とな
り、Ｑ、１のベース電流がＣ２１のコレクタ電流となり
トランジスタＱ２１がオンする。これによりトランジス
タＱ、１のエミッタからトランジスタＱ２１のエミッタ
に至るＰＮＰＮ構造はオンする。このときトランジスタ
Ｑ、１及びＣ２１は、深く飽和しており、Ｃ２１のベー
ス電位はＱｌｌのエミッタ電位にほぼ等しくなる（図中
では同電位としている）。
、ワード線Ｗ１が選択され他の選択信号（Ｘｎはその１
つ）はロー電位（たとえば−１，９Ｖ）で非選択状態に
あるとする。定電流源１の電流ｌは最も電位の高いワー
ド線Ｗ１に接続された放電回路７１のみに流れる。つま
り、ワード線Ｗ１の電位が高いと先ずトランジスタＱ１
１のエミッタ、ベース間に電流が流れ、これが同トラン
ジスタのベース電流となってコレクタ電流が流れる。こ
のコレクタ電流はトランジスタＱ２１のベース電流とな
り、Ｑ、１のベース電流がＣ２１のコレクタ電流となり
トランジスタＱ２１がオンする。これによりトランジス
タＱ、１のエミッタからトランジスタＱ２１のエミッタ
に至るＰＮＰＮ構造はオンする。このときトランジスタ
Ｑ、１及びＣ２１は、深く飽和しており、Ｃ２１のベー
ス電位はＱｌｌのエミッタ電位にほぼ等しくなる（図中
では同電位としている）。
またＣ２１はマルチコレクタトランジスタであるので、
引かれる電流（１）の一定の割合（たとえば８０％）は
、第２のコレクタから流れる。たとえばＲ＝ １．５
ＫΩとした場合、Ｑ、１のエミッタからは０．４ ｍ
Ａ、流れることになる。尚、このとき非選択行に接続す
る放電回路（たとえば？ｎ）もオン状態にある。すなわ
ち放電回路７ｎは電位の低いワード線に接続しているた
め放電電流は流れないので、Ｑｌｎのエミッタ電位はほ
ぼＷｎの電位（−１，９Ｖ）と等しい。またＣ２ｎの第
２のコレクタの電位はＣｎの電位（−２，ＴＶ）に等し
い。従ってＣ２ｎの第２のコレクタがエミッタ動作して
ＱｌｎのエミッタからＣ２ｎの第２のコレクタに至るＰ
ＮＰＮがオンすることになる。但しＱ、ｎのエミッタか
らＣ２ｎのエミッタに至る糸路のＰＮＰＮ構造はオフし
ている。ここで選択列Ｗ１のドライバー１ランジスタＷ
Ｄ＋のベース（Ｘｌ）の電位が選択電位（−０，ＩＶ）
から非選択電位（−１，ＩＶ）に切り替る場合を考えて
みる。
引かれる電流（１）の一定の割合（たとえば８０％）は
、第２のコレクタから流れる。たとえばＲ＝ １．５
ＫΩとした場合、Ｑ、１のエミッタからは０．４ ｍ
Ａ、流れることになる。尚、このとき非選択行に接続す
る放電回路（たとえば？ｎ）もオン状態にある。すなわ
ち放電回路７ｎは電位の低いワード線に接続しているた
め放電電流は流れないので、Ｑｌｎのエミッタ電位はほ
ぼＷｎの電位（−１，９Ｖ）と等しい。またＣ２ｎの第
２のコレクタの電位はＣｎの電位（−２，ＴＶ）に等し
い。従ってＣ２ｎの第２のコレクタがエミッタ動作して
ＱｌｎのエミッタからＣ２ｎの第２のコレクタに至るＰ
ＮＰＮがオンすることになる。但しＱ、ｎのエミッタか
らＣ２ｎのエミッタに至る糸路のＰＮＰＮ構造はオフし
ている。ここで選択列Ｗ１のドライバー１ランジスタＷ
Ｄ＋のベース（Ｘｌ）の電位が選択電位（−０，ＩＶ）
から非選択電位（−１，ＩＶ）に切り替る場合を考えて
みる。
第４図はワード線電位と放電電流の変動を示す概念図で
ある。前述したようにトランジスタＱ１１゜Ｃ２，は飽
和しており、ベース電位の変動には遅れがあるのでこれ
により放電電流Ｉはある遅延時間流れ続ける。こうして
ワード線ＷＩが非選択に移行した後も放電が継続され、
ワード線Ｗ、Ｃ、メモリセル部に残留蓄積していた電荷
は強制排除され、ワード線は急峻に下り２電選択が阻止
される。
ある。前述したようにトランジスタＱ１１゜Ｃ２，は飽
和しており、ベース電位の変動には遅れがあるのでこれ
により放電電流Ｉはある遅延時間流れ続ける。こうして
ワード線ＷＩが非選択に移行した後も放電が継続され、
ワード線Ｗ、Ｃ、メモリセル部に残留蓄積していた電荷
は強制排除され、ワード線は急峻に下り２電選択が阻止
される。
また、抵抗ＲＩ”Ｒｎは選択行につながる放電回路のレ
ヘルを下げるのに役立つ。これがなければＣ２，の第２
のコレクタが完全に順バイアスされることになり、放電
電流は主としてＷ １． Ｑ、、の経路で流れてセル
の放電電流がなくなることになる。
ヘルを下げるのに役立つ。これがなければＣ２，の第２
のコレクタが完全に順バイアスされることになり、放電
電流は主としてＷ １． Ｑ、、の経路で流れてセル
の放電電流がなくなることになる。
第５図は、４図における抵抗Ｒ１−ＲｎをダイオードＤ
１〜Ｄｎに置き換えたものである。抵抗がレヘルシフト
のために必要であった点に注目して変更した実施例であ
る。ただし、この場合には非選択時にＰＮＰＮを完全に
オフさせて用いている。
１〜Ｄｎに置き換えたものである。抵抗がレヘルシフト
のために必要であった点に注目して変更した実施例であ
る。ただし、この場合には非選択時にＰＮＰＮを完全に
オフさせて用いている。
第６図は第１図の基本回路が、マルチコレクタのＮＰＮ
−Ｔｒを用いたのに対しマルチエミッタのＮＰＮ−Ｔｒ
を用いる例である。この場合選択時に第２のエミッタは
逆動作し、コレクタとして働く。また２個のエミッタの
電流増幅率をかえることにより負側のワード線よりひく
電流をコントロールすることもできる。この場合、回路
の動作原理は、第２図の回路と同じである。尚、いずれ
の例でも定電流源１は定電圧源でもよい。
−Ｔｒを用いたのに対しマルチエミッタのＮＰＮ−Ｔｒ
を用いる例である。この場合選択時に第２のエミッタは
逆動作し、コレクタとして働く。また２個のエミッタの
電流増幅率をかえることにより負側のワード線よりひく
電流をコントロールすることもできる。この場合、回路
の動作原理は、第２図の回路と同じである。尚、いずれ
の例でも定電流源１は定電圧源でもよい。
発明の効果
以上述べたように本発明によれば、コンデンサや高抵抗
を用いる必要がないので遅延放電回路の占有面積が小さ
くて済む。またＰＮＰＮメモリに第６図の等価回路で用
いた場合メモリセルとおなし構造をとるので製作が簡単
であり、かつメモリセル容量に応じて自動的に時定数が
変る利点もある。
を用いる必要がないので遅延放電回路の占有面積が小さ
くて済む。またＰＮＰＮメモリに第６図の等価回路で用
いた場合メモリセルとおなし構造をとるので製作が簡単
であり、かつメモリセル容量に応じて自動的に時定数が
変る利点もある。
第１図は本発明の基本構成を示す説明図、第２図は本発
明の一実施例を示す構成図、第３図は飽和型メモリセル
の一例を示す回路図、第４図は遅延放電特性を示す波形
図、第５図は本発明の他の実施例を示す構成図、第６図
は本発明の他の実施例を示す構成図である。 図中、Ｗ１〜Ｗｎは正側のワード線、Ｃ１〜Ｃｎは負側
のワード線、ＭＣ＋〜ＭＣｎばメモリセル、Ｑｌｌ ”
Ｑ ＩｎはＰＮＰＩ−ランリスタ、Ｃ２，〜Ｑ ２
ｎはＮＰＮ ｌ−ランリスタ、Ｒ＋〜Ｒｎ、Ｄ＋〜Ｄｎ
はレヘルシフト用の素子、■は定電流源、７１〜７ｎは
遅延放電回路要素である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第：１図 第４図 第５図
明の一実施例を示す構成図、第３図は飽和型メモリセル
の一例を示す回路図、第４図は遅延放電特性を示す波形
図、第５図は本発明の他の実施例を示す構成図、第６図
は本発明の他の実施例を示す構成図である。 図中、Ｗ１〜Ｗｎは正側のワード線、Ｃ１〜Ｃｎは負側
のワード線、ＭＣ＋〜ＭＣｎばメモリセル、Ｑｌｌ ”
Ｑ ＩｎはＰＮＰＩ−ランリスタ、Ｃ２，〜Ｑ ２
ｎはＮＰＮ ｌ−ランリスタ、Ｒ＋〜Ｒｎ、Ｄ＋〜Ｄｎ
はレヘルシフト用の素子、■は定電流源、７１〜７ｎは
遅延放電回路要素である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 第１図 第２図 第：１図 第４図 第５図
Claims (1)
- スタティック型メモリセルが接続されるワード線対に接
続され、該ワード線対の選択から非選択への移行時に該
ワード線の電位を細割的に低下させる遅延放電回路であ
って、高電位側ワード線にレベルシフト素子を介してエ
ミッタが接続されたＰＮＰ ｌ−ランジスタ、該ＰＮＰ
）ランジスタのコレクタおよびベースにそれぞれベー
スおよび第１のコレクタが接続され第２のコレクタ又は
第２のエミッタが低電位側ワード線に接続されたＮＰＮ
トランジスタ、および該Ｎ Ｐ Ｎ’ ）ランジスタの
エミッタに接続されて該トランジスタにワード線放電電
流を流させる定電流源または定電圧源を備えて成ること
を特徴とするワード線の遅延放電回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116055A JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
| EP83303859A EP0100160B1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
| US06/510,349 US4604728A (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory device |
| DE8383303859T DE3380543D1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116055A JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598191A true JPS598191A (ja) | 1984-01-17 |
| JPH0156473B2 JPH0156473B2 (ja) | 1989-11-30 |
Family
ID=14677581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116055A Granted JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598191A (ja) |
-
1982
- 1982-07-02 JP JP57116055A patent/JPS598191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0156473B2 (ja) | 1989-11-30 |
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