JPH0156473B2 - - Google Patents
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- JPH0156473B2 JPH0156473B2 JP57116055A JP11605582A JPH0156473B2 JP H0156473 B2 JPH0156473 B2 JP H0156473B2 JP 57116055 A JP57116055 A JP 57116055A JP 11605582 A JP11605582 A JP 11605582A JP H0156473 B2 JPH0156473 B2 JP H0156473B2
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- collector
- emitter
- potential
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、スタテイツク型メモリのワード線電
位を非選択への移行時に速やかに低下させる遅延
放電回路に関する。
位を非選択への移行時に速やかに低下させる遅延
放電回路に関する。
技術の背景
PNPメモリICやI2LメモリICなどの飽和型セル
を用いたメモリICでは、選択ワード線を非選択
に移行させる際にその電位を速やかに低下させる
ことが多重選択防止上重要である。このためにワ
ード線に対する放電回路が設けられるが、この回
路はワード線を駆動（選択）したワード線ドライ
バの出力が非選択レベルに切換つた後も一定時間
（一般に５〜10nsec）は該選択ワード線の電荷を
放電し続ける遅延型であることが必要である。
を用いたメモリICでは、選択ワード線を非選択
に移行させる際にその電位を速やかに低下させる
ことが多重選択防止上重要である。このためにワ
ード線に対する放電回路が設けられるが、この回
路はワード線を駆動（選択）したワード線ドライ
バの出力が非選択レベルに切換つた後も一定時間
（一般に５〜10nsec）は該選択ワード線の電荷を
放電し続ける遅延型であることが必要である。
従来技術と問題点
従来の遅延放電回路では放電時定数（遅延時
間）をコンデンサと抵抗で決定するのが一般的で
あるため、充分な遅延時間を得るためにはコンデ
ンサのサイズが大きくなつて放電回路全体の占有
面積が大となる欠点がある。
間）をコンデンサと抵抗で決定するのが一般的で
あるため、充分な遅延時間を得るためにはコンデ
ンサのサイズが大きくなつて放電回路全体の占有
面積が大となる欠点がある。
発明の目的
本発明は各ワード線毎の放電回路にPNP構造
の素子を用いて遅延放電を可能としかつ全体の占
有面積を小さくしようとするものである。
の素子を用いて遅延放電を可能としかつ全体の占
有面積を小さくしようとするものである。
発明の構成
本発明は、スタテイツク型メモリセルが接続さ
れるワード線対に接続され、該ワード線対の選択
から非選択への移行時に該ワード線の電位を強制
的に低下させる遅延放電回路であつて、高電位側
ワード線にレベルシフト素子を介してエミツタが
接続されたPNPトランジスタ、該PNPトランジ
スタのコレクタおよびベースにそれぞれベースお
よび第１のコレクタが接続され第２のコレクタ又
は第２のエミツタが低電位側ワード線に接続され
たNPNトランジスタ、および該NPNトランジス
タのエミツタに接続されて該トランジスタにワー
ド線放電電流を流させる定電流源または定電圧源
を備えて成ることを特徴とするが、以下図面を参
照しながらこれを詳細に説明する。
れるワード線対に接続され、該ワード線対の選択
から非選択への移行時に該ワード線の電位を強制
的に低下させる遅延放電回路であつて、高電位側
ワード線にレベルシフト素子を介してエミツタが
接続されたPNPトランジスタ、該PNPトランジ
スタのコレクタおよびベースにそれぞれベースお
よび第１のコレクタが接続され第２のコレクタ又
は第２のエミツタが低電位側ワード線に接続され
たNPNトランジスタ、および該NPNトランジス
タのエミツタに接続されて該トランジスタにワー
ド線放電電流を流させる定電流源または定電圧源
を備えて成ることを特徴とするが、以下図面を参
照しながらこれを詳細に説明する。
発明の実施例
第１図ａは本発明の遅延放電回路の基本構成
で、Q1はそのエミツタが正側（高電位側）ワー
ド線Ｗに接続されるPNPトランジスタ、Q2は一
方のコレクタが該ワード線Ｗと対をなす負側（低
電位側）のワード線Ｃに接続されるマルチコレク
タ型のNPNトランジスタ、１はトランジスタQ2
のエミツタに電流Ｉを流させる定電流源である。
トランジスタQ1のコレクタとトランジスタQ2の
ベース（いずれもＰ型）は共通に接続され、且つ
トランジスタQ1のベースとトランジスタQ2の残
りのコレクタ（いずれもＮ型）は共通に接続され
るので、素子構造はサイリスタと同様にPNPN
となる。同図ｂはこれを示したもので、２はトラ
ンジスタQ1のエミツタ、３は同トランジスタの
ベースおよびトランジスタQ2のコレクタ、４は
トランジスタQ1のコレクタおよびトランジスタ
Q2のベース、５はトランジスタQ2のエミツタで
ある。サイリスタはトリガしないとオンにならな
いが、集積回路で形成されたサイリスタの直流特
性は、第１図ｃに示すダイオード６と等価であ
る。なぜなら電流が流れている状態においては、
PNPトランジスタQ1もNPNトランジスタQ2も飽
和して３つの接合はすべて順バイアスされるから
である。尚、ダイオード６と等価な電流―電圧特
性を得るには２つのトランジスタQ1，Q2のパラ
メータを適切な値にコントロールしなければなら
ないが、これは非常に容易である。本発明は、こ
の飽和特性を利用するものである。一般に知られ
ているように、飽和したトランジスタのコレク
タ・エミツタ接合容量は拡散容量成分のため非常
に大きくなり大きな蓄積電荷がある。これは従来
のコンデンサを小型化できることを意味する。本
発明ではこの点も利用する。
で、Q1はそのエミツタが正側（高電位側）ワー
ド線Ｗに接続されるPNPトランジスタ、Q2は一
方のコレクタが該ワード線Ｗと対をなす負側（低
電位側）のワード線Ｃに接続されるマルチコレク
タ型のNPNトランジスタ、１はトランジスタQ2
のエミツタに電流Ｉを流させる定電流源である。
トランジスタQ1のコレクタとトランジスタQ2の
ベース（いずれもＰ型）は共通に接続され、且つ
トランジスタQ1のベースとトランジスタQ2の残
りのコレクタ（いずれもＮ型）は共通に接続され
るので、素子構造はサイリスタと同様にPNPN
となる。同図ｂはこれを示したもので、２はトラ
ンジスタQ1のエミツタ、３は同トランジスタの
ベースおよびトランジスタQ2のコレクタ、４は
トランジスタQ1のコレクタおよびトランジスタ
Q2のベース、５はトランジスタQ2のエミツタで
ある。サイリスタはトリガしないとオンにならな
いが、集積回路で形成されたサイリスタの直流特
性は、第１図ｃに示すダイオード６と等価であ
る。なぜなら電流が流れている状態においては、
PNPトランジスタQ1もNPNトランジスタQ2も飽
和して３つの接合はすべて順バイアスされるから
である。尚、ダイオード６と等価な電流―電圧特
性を得るには２つのトランジスタQ1，Q2のパラ
メータを適切な値にコントロールしなければなら
ないが、これは非常に容易である。本発明は、こ
の飽和特性を利用するものである。一般に知られ
ているように、飽和したトランジスタのコレク
タ・エミツタ接合容量は拡散容量成分のため非常
に大きくなり大きな蓄積電荷がある。これは従来
のコンデンサを小型化できることを意味する。本
発明ではこの点も利用する。
第２図は本発明の一実施例を示す図で、７1〜
７oは各ワード線毎に設けられた遅延放電回路
（要素）、WD1〜WDoはワード線ドライバ、MC1
〜MCoは飽和型メモリセルである。放電回路７1
〜７oのPNPトランジスタQ11〜Q1oは第１図のQ1
に相当し、またNPNトランジスタQ21〜Q2oはQ2
に相当する。定電流源１は共通に設けられ、トラ
ンジスタQ21〜Q2oのエミツタが共通に接続され
る（カレントスイツチを構成する）。R1〜Roはワ
ード線W1〜WoとトランジスタQ11〜Q1oのエミツ
タとの間に挿入されたレベルシフト用又は電圧降
下用の抵抗である。メモリセルMC（MC1，MC2
……を代表する、以下同じ）は例えば第３図に示
す構成をとる。同図においてQ3，Q4は負荷とな
るPNPトランジスタ、Q5，Q6は駆動用のNPNト
ランジスタ（マルチエミツタ）、Ｂ，はビツト
線対である。
７oは各ワード線毎に設けられた遅延放電回路
（要素）、WD1〜WDoはワード線ドライバ、MC1
〜MCoは飽和型メモリセルである。放電回路７1
〜７oのPNPトランジスタQ11〜Q1oは第１図のQ1
に相当し、またNPNトランジスタQ21〜Q2oはQ2
に相当する。定電流源１は共通に設けられ、トラ
ンジスタQ21〜Q2oのエミツタが共通に接続され
る（カレントスイツチを構成する）。R1〜Roはワ
ード線W1〜WoとトランジスタQ11〜Q1oのエミツ
タとの間に挿入されたレベルシフト用又は電圧降
下用の抵抗である。メモリセルMC（MC1，MC2
……を代表する、以下同じ）は例えば第３図に示
す構成をとる。同図においてQ3，Q4は負荷とな
るPNPトランジスタ、Q5，Q6は駆動用のNPNト
ランジスタ（マルチエミツタ）、Ｂ，はビツト
線対である。
今、選択信号X1がハイ電位（たとえば−0.9V）
で、ワード線W1が選択され他の選択信号（Xnは
その１つ）はロー電位（たとえば−1.9V）で非
選択状態にあるとする。定電流源１の電流Ｉは最
も電位の高いワード線W1に接続された放電回路
７1のみに流れる。つまり、ワード線W1の電位が
高いと先ずトランジスタQ11のエミツタ、ベース
間に電流が流れ、これが同トランジスタのベース
電流となつてコレクタ電流が流れる。このコレク
タ電流はトランジスタQ21のベース電流となり、
Q11のベース電流がQ21のコレクタ電流となりト
ランジスタQ21がオンする。これによりトランジ
スタQ11のエミツタからトランジスタQ21のエミ
ツタに至るPNPN構造はオンする。このときト
ランジスタQ11及びQ21は、深く飽和しており、
Q21のベース電位はQ11のエミツタ電位にほぼ等
しくなる（図中では同電位としている）。また
Q21はマルチコレクタトランジスタであるので、
引かれる電流（Ｉ）の一定の割合（たとえば80
％）は、第２のコレクタから流れる。たとえばＲ
＝1.5KΩとした場合、Q11のエミツタからは0.4ｍ
Ａ、流れることになる。尚、このとき非選択行に
接続する放電回路（たとえば７o）もオン状態に
ある。すなわち放電回路７oは電位の低いワード
線に接続しているため放電電流は流れないので、
Q1oのエミツタ電位はほぼWoの電位（−1.9V）と
等しい。またQ2oの第２のコレクタの電位はCoの
電位（−2.7V）に等しい。従つてQ2oの第２のコ
レクタがエミツタ動作してQ1oのエミツタから
Q2oの第２のコレクタに至るPNPNがオンするこ
とになる。但しQ1oのエミツタからQ2oのエミツ
タに至る系路のPNPN構造はオフしている。こ
こで選択列W1のドライバートランジスタWD1の
ベース（X1）の電位が選択電位（−0.1V）から
非選択電位（−1.1V）に切り替る場合を考えて
みる。
で、ワード線W1が選択され他の選択信号（Xnは
その１つ）はロー電位（たとえば−1.9V）で非
選択状態にあるとする。定電流源１の電流Ｉは最
も電位の高いワード線W1に接続された放電回路
７1のみに流れる。つまり、ワード線W1の電位が
高いと先ずトランジスタQ11のエミツタ、ベース
間に電流が流れ、これが同トランジスタのベース
電流となつてコレクタ電流が流れる。このコレク
タ電流はトランジスタQ21のベース電流となり、
Q11のベース電流がQ21のコレクタ電流となりト
ランジスタQ21がオンする。これによりトランジ
スタQ11のエミツタからトランジスタQ21のエミ
ツタに至るPNPN構造はオンする。このときト
ランジスタQ11及びQ21は、深く飽和しており、
Q21のベース電位はQ11のエミツタ電位にほぼ等
しくなる（図中では同電位としている）。また
Q21はマルチコレクタトランジスタであるので、
引かれる電流（Ｉ）の一定の割合（たとえば80
％）は、第２のコレクタから流れる。たとえばＲ
＝1.5KΩとした場合、Q11のエミツタからは0.4ｍ
Ａ、流れることになる。尚、このとき非選択行に
接続する放電回路（たとえば７o）もオン状態に
ある。すなわち放電回路７oは電位の低いワード
線に接続しているため放電電流は流れないので、
Q1oのエミツタ電位はほぼWoの電位（−1.9V）と
等しい。またQ2oの第２のコレクタの電位はCoの
電位（−2.7V）に等しい。従つてQ2oの第２のコ
レクタがエミツタ動作してQ1oのエミツタから
Q2oの第２のコレクタに至るPNPNがオンするこ
とになる。但しQ1oのエミツタからQ2oのエミツ
タに至る系路のPNPN構造はオフしている。こ
こで選択列W1のドライバートランジスタWD1の
ベース（X1）の電位が選択電位（−0.1V）から
非選択電位（−1.1V）に切り替る場合を考えて
みる。
第４図はワード線電位と放電電流の変動を示す
概念図である。前述したようにトランジスタ
Q11，Q21は飽和しており、ベース電位の変動に
は遅れがあるのでこれにより放電電流Ｉはある遅
延時間流れ続ける。こうしてワード線W1が非選
択に移行した後も放電が継続され、ワード線Ｗ，
Ｃ、メモリセル部に残留蓄積していた電荷は強制
排除され、ワード線は急峻に下り２電選択が阻止
される。また、抵抗R1〜Roは選択行につながる
放電回路のレベルを下げるのに役立つ。これがな
ければQ21の第２のコレクタが完全に順バイアス
されることになり、放電電流は主としてW1，Q11
の経路で流れてセルの放電電流がなくなることに
なる。
概念図である。前述したようにトランジスタ
Q11，Q21は飽和しており、ベース電位の変動に
は遅れがあるのでこれにより放電電流Ｉはある遅
延時間流れ続ける。こうしてワード線W1が非選
択に移行した後も放電が継続され、ワード線Ｗ，
Ｃ、メモリセル部に残留蓄積していた電荷は強制
排除され、ワード線は急峻に下り２電選択が阻止
される。また、抵抗R1〜Roは選択行につながる
放電回路のレベルを下げるのに役立つ。これがな
ければQ21の第２のコレクタが完全に順バイアス
されることになり、放電電流は主としてW1，Q11
の経路で流れてセルの放電電流がなくなることに
なる。
第５図は、４図における抵抗R1〜Roをダイオ
ードD1〜Doに置き換えたものである。抵抗がレ
ベルシフトのために必要であつた点に注目して変
更した実施例である。ただし、この場合には非選
択時にPNPNを完全にオフさせて用いている。
ードD1〜Doに置き換えたものである。抵抗がレ
ベルシフトのために必要であつた点に注目して変
更した実施例である。ただし、この場合には非選
択時にPNPNを完全にオフさせて用いている。
第６図は第１図の基本回路が、マルチコレクタ
のNPN―Trを用いたのに対しマルチエミツタの
NPN―Trを用いる例である。この場合選択時に
第２のエミツタは逆動作し、コレクタとして働
く。また２個のエミツタの電流増幅率をかえるこ
とにより負側のワード線よりひく電流をコントロ
ールすることもできる。この場合、回路の動作原
理は、第２図の回路と同じである。尚、いずれの
例でも定電流源１は定電圧源でもよい。
のNPN―Trを用いたのに対しマルチエミツタの
NPN―Trを用いる例である。この場合選択時に
第２のエミツタは逆動作し、コレクタとして働
く。また２個のエミツタの電流増幅率をかえるこ
とにより負側のワード線よりひく電流をコントロ
ールすることもできる。この場合、回路の動作原
理は、第２図の回路と同じである。尚、いずれの
例でも定電流源１は定電圧源でもよい。
発明の効果
以上述べたように本発明によれば、コンデンサ
や高抵抗を用いる必要がないので遅延放電回路の
占有面積が小さくて済む。またPNPNメモリに
第６図の等価回路で用いた場合メモリセルとおな
じ構造をとるので製作が簡単であり、かつメモリ
セル容量に応じて自動的に時定数が変る利点もあ
る。
や高抵抗を用いる必要がないので遅延放電回路の
占有面積が小さくて済む。またPNPNメモリに
第６図の等価回路で用いた場合メモリセルとおな
じ構造をとるので製作が簡単であり、かつメモリ
セル容量に応じて自動的に時定数が変る利点もあ
る。
第１図は本発明の基本構成を示す説明図、第２
図は本発明の一実施例を示す構成図、第３図は飽
和型メモリセルの一例を示す回路図、第４図は遅
延放電特性を示す波形図、第５図は本発明の他の
実施例を示す構成図、第６図は本発明の他の実施
例を示す構成図である。 図中、W1〜Woは正側のワード線、C1〜Coは負
側のワード線、MC1〜MCoはメモリセル、Q11〜
Q1oはPNPトランジスタ、Q21〜Q2oはNPNトラ
ンジスタ、R1〜Ro，D1〜Doはレベルシフト用の
素子、１は定電流源、７1〜７oは遅延放電回路要
素である。
図は本発明の一実施例を示す構成図、第３図は飽
和型メモリセルの一例を示す回路図、第４図は遅
延放電特性を示す波形図、第５図は本発明の他の
実施例を示す構成図、第６図は本発明の他の実施
例を示す構成図である。 図中、W1〜Woは正側のワード線、C1〜Coは負
側のワード線、MC1〜MCoはメモリセル、Q11〜
Q1oはPNPトランジスタ、Q21〜Q2oはNPNトラ
ンジスタ、R1〜Ro，D1〜Doはレベルシフト用の
素子、１は定電流源、７1〜７oは遅延放電回路要
素である。
Claims (1)
- １ スタテイツク型メモリセルが接続されるワー
ド線対に接続され、該ワード線対の選択から非選
択への移行時に該ワード線の電位を強制的に低下
させる遅延放電回路であつて、高電位側ワード線
にレベルシフト素子を介してエミツタが接続され
たPNPトランジスタ、該PNPトランジスタのコ
レクタおよびベースにそれぞれベースおよび第１
のコレクタが接続され第２のコレクタ又は第２の
エミツタが低電位側ワード線に接続されたNPN
トランジスタ、および該NPNトランジスタのエ
ミツタに接続されて該トランジスタにワード線放
電電流を流させる定電流源または定電圧源を備え
て成ることを特徴とするワード線の遅延放電回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116055A JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
| EP83303859A EP0100160B1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
| US06/510,349 US4604728A (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory device |
| DE8383303859T DE3380543D1 (en) | 1982-07-02 | 1983-07-01 | Semiconductor memory devices with word line discharging circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57116055A JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS598191A JPS598191A (ja) | 1984-01-17 |
| JPH0156473B2 true JPH0156473B2 (ja) | 1989-11-30 |
Family
ID=14677581
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57116055A Granted JPS598191A (ja) | 1982-07-02 | 1982-07-02 | 遅延放電回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598191A (ja) |
-
1982
- 1982-07-02 JP JP57116055A patent/JPS598191A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS598191A (ja) | 1984-01-17 |
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