JPS5981945A

JPS5981945A - ル−プリンク制御方式

Info

Publication number: JPS5981945A
Application number: JP19230982A
Authority: JP
Inventors: Taichi Nakamura; 太一中村; Kenji Mizutani; 賢司水谷
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 1982-11-01
Filing date: 1982-11-01
Publication date: 1984-05-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】発明の技術分野本発明はハイレベルデータリンク手順（以下１１ＤＬＣ
という。）のループリンク手順における２次局のデータ
受信動作を高速に行い、高速データ転送を効率よく行う
ことを実現するループリンク制御方式に関するものであ
る。

技術の背景第１図は複数の通信ノードを１回線ないしは１チヤネル
によｐ接続する場合の構成例である。１はＨＤＬＣの１
次局の動作を行う１次局、２は伝送媒体、Ｓ１ｒ５２ｒ
ＳＭ＋およびＳ４は第１．第２．第５．第４の２次局で
ある。

従来、第１図のような構成のシステムでは、１次局１は
２次局Ｓ＋　ｒ　Ｓｔ　＋　Ｓｓ　Ｈ５４に対し、それ
ぞれをアドレス指定してデータを送出し、それぞれの２
次局５１　＋　Ｓｔ　ｒ　Ｓ、　ｌ　５４からの送達確
認を受は取る。また、各２次局Ｓ１　＋　５２　＋　５
３　ｒ　５４から非同期に発生するアテンションを引き
取るため、１次局１は各２次局Ｓ１　ｒ　５２　＋　５
８　＋　５４に対しポーリングをかける必要がある。

第２図は１次局１が２次局Ｓ、に対しポーリングをかけ
るコマンドとレスポンスの流れを示す例である。ＨＤＬ
Ｃのループリンク手順では、各２次局に対しポーリング
をかける手段としては全２次局にポーリングをかけるグ
ローバルボールと特定の２次局にポーリングをかける個
別ボールの二つが存在する。第２図の例は後者を示す。

１次局１は２次局Ｓ、に対してＵＰコマンドでポーリン
グをかけ、２次局Ｓ１はＵＰコマンド引き取シ後ＧＡパ
タン（０１１１１１１１）　（ｎｎＬｃ　　のループ手
順で使われるＧ。

ＡｈｅａｔＬパタン）をＦバタン（０１１１１１１０）
　（フラグバタン）に変え、アテンション情報をＲＲレ
スポンス（Ｒｅｃｅｉｖｅ　Ｒｅａｄｙ　）として返す
。ここて２次局と接続されているものが簡易な入出力装
置で、多数接続されている場合を考える。また、従来の
通惜用ＬＳＩではループ２次局モードにおいて常時ＧＡ
バタン検出を行っているのではなく、２次局内のプロセ
ッサによｐ　ＧＡバタン検出機能の有効、無効が設定さ
れている。従来ループ２次局側では常時ＧＡバタン検出
が有効なようにハードウェア（ＬＳＩ）が設定されてい
るので、１次局１から各２次局にポーリングをかけると
、非同期のアテンション要求がない２次局でもＧＡパタ
ンを検出するので、単に下位の２次局に対してＧＡパタ
ンを送出するための処理が必要になる。

従来技術と問題点従来の個別ポーリングによるＨＤＬＣのループリンク手
順は、２次局の内部処理が多く、例えば高速プリンタの
編集処理等を行っている場合、接続されている２次局の
台数が多い程１次局の発するポーリング回数も多くなる
ので無効な割込み処理も増加し、内部処理時間がかがシ
性能低下をきたす。

この問題を避けるため、１次局側からの個別ポーリング
に対し２次局側は自局あてポーリング時のみＧＡバタン
の検出機能を有効にすることが考えられる。すなわち、
自局あてデータが受信されたことを確認後、２次局内プ
ロセッサによりＧＡバタン検出機能を有効とする。第３
図は上記の内容を衣わす図で、’ｈ　ｒ、ｌ：２次局Ｓ
、のアドレス、Ｃ８はＵＰコマンド、ＩＩは２次局Ｓ１
が送出するアテンションの内容である。受１ｇデータの
ＦＣ５（Ｆｒａｍｅ時間かりて通信用ＬＳＩをＯＡバタ
ン検出が有効なように設定する。その後通信用ＬＳＩは
ＧＡ）くタンを検出しｐ゛パタン変える。他方プロセッ
サはＵＰコマンドＣ１を解釈し、ＵＰコマンドであるこ
とを確認し１゛ｏ時間後データの送出を指示する。

しかしながら、通常２次局など端末で使われているのは
汎用のマイクロプロセッサであシ、かなυ高速なもので
も平均命令実行時間は２〜３μｓを要する。また割込み
後Ｇ、４パタン検出機能のセットまでに数１００ステッ
プ走行するとすると約１．５ｍｓ程鼓後でないとＧＡパ
タン検出機能は有効とはならない。１次局側はＵＰコマ
ンド送出後２次局側とのタイミングをとるためＦパタン
（０１１１１１１０）をダミーとして挿入する必要があ
る。データ伝送速耽が４ＢＫｂｐＳではＦパタンは９個
程度、Ｉ　ＭｂｐＳでは１８８個程度も必要となシ伝送
媒体の使用効率の低下が高速になる程著しく、実効的な
伝送速度は期待する程上昇しない欠点がある。この問題
を解決するためには高速のプロセッサが必要になるが、
そのためにはノ・−ドウエア量の増加、価格の上昇とい
う欠点がある。

発明の目的本発明は従来の欠点を解決するもので、簡単なハードウ
ェアで自局アドレスを検出後、通信制御を司る回路に刻
しＧＡパタンの検出を短時間で有効に設定できるルーズ
リンク制御方式を提供するものである。以下図面につい
て詳細に説明する。

発明の実施例第４図は本発明を適用した場合の２次局の受信データバ
タンと送信データバタンの内容を示す図で、’１　＋　
Ｃ１＊　１１　　は第３図のものと同じで、Ａ−ＭＡＴ
ＣＨは自局アドレスが検出されたことを表わす信号、Ｔ
ＢＨｆＪ：、信号Ａ−ＭＡＴＣＩＩ検出後通信制御検出
釦通信制御回路タン検出機能を有効にセットするまでに
要する時間、ＩＮＴ、　ＴＵは第３図と同じである。

この動作は自局あてフレームであることをハードウェア
か検知したととを信号Ａ−ＭＡＴＣＨで通信制？１１４
１回路に通知し、Ｔ８Ｉ（時間後にはＧＡバタン検出り
能が有効になるようにセットする。他方当該フレームの
受（Ａ完了は信号ＩＮＴが出力されることでプロセッサ
（図示しない）に通知される。プロセッサは信号ＩＮＴ
によシボ−リングのコマンドＣ１を解釈しＵＰコマンド
であることを確認し、ＴＵ待時間後スポンスフレーム（
ＲＲ（ｔｌ　）の送出指示を行う。

ここで第６図と第４図の異なる点は、通信制御回路のＧ
Ａバタン検出機能が有効になるまでの時間Ｔ８と時間Ｔ
ＢＨが異なる点である。時間Ｔ８□はＡ−ＭＡＴＣＩＩ
信号を受けてから、ハードウェアで通信制御回路がＧＡ
バタン検出可能となるようにセットするまでの時間で、
第３図の時間Ｔ。に対しＴ８□（Ｔ８　でちる。第４図
において、Ａ−ＡｆＡＴＣＨ信号発生後Ｇ、４バタン検
出機能セツ）ｔで３オクテツトをすると、例えばデータ
転送速度ｌ０Ａ（Ｉｌｚでは２．４μｓの間にハードウ
ェアがＧＡバタン検出機能を有効にセットできれはよい
。もしプログラムで処理すると１８７５個ものＦバタン
か伝送路上を流れることになシ、伝送路の使用効率が著
しく低下する。

本発明では高々１個のＦバタンのみでよく、Ｆ）（タン
送出に伴なう伝送路使用効率低下がなくなる利点がある
。

第５図は本発明の実施例であって、３０は上位装置から
データが送られてくる第１の伝送路、３１は下位装置へ
データを送出する第２の伝送路、１０はデータ転送レー
トの１タイミング遅延回路、３０１は１タイミング遅延
回路１０の出力、１２は１桁の７進カウンタ、１２０は
７進カウンタ１２のリセット端子、１２１は７進カウン
タ１２のクロック端子、１２２は７進カウンタ１２のイ
ネーブル端子、１２３は７進カウンタ１２３のキャリー
出力信号、１６は否定回路、１３１は否定回路１３の出
力信号、１１はＡＮＤ回磯、６０２はＡＮＤ回路１１の
出力１８号、１５はＦパタン検出回路、１５１はＦパタ
ン検出回路１５の出力信号、１６はアドレス°一致検出
回路、１６１はアドレス−紙積出回路１６が出力するア
ドレス苓、− 一致検出信号、１７はシリアル信号）・フレル信号に変
換し、フレームの受信完了等のチェックを行う回路、１
７１は１オクテツト受信毎に発生する信号、１７２は並
列の受信１８号線、１８は出力切替回路、１９はパラレ
ル信号をシリアル信号に変換する回路、１９１何、１オ
クテツト送出毎に発生するｆｉ号、１９２は並列の送信
信号線、１９３は出力切換回路１８を上位装置からのデ
ータをバイパスするか、内部からのデータを送出するか
を決める切換信号、１４はアドレス−紙検出信号１６１
を保持するフリップフロップ、１４１はフリップフロッ
プ１４の出力信号である。本実施例においてＦパタン検
出回路１５．アドレス−数構出回路１６．出力切替回路
１８等及びその他の回路素子はいずれもＩＩＤＬＣを実
現する通常の通信相ＬＳＩを適用している。

この動作はまず、フリップフロップ１４はリセット状態
であシ、そのため７進カウンタ１２はディスイネーブル
の状態である。上位装置からのデータは第１の伝送路６
０を介し、１タイミング遅延回路１０を経由し、ＡＮＤ
回路１１を通過して出力１１号６０２として、Ｆパタン
検出回路１５．アドレス−紙栓出回路１６．シリアル・
パラレル変換回路１７に印加される。上位装置からのデ
ータにＦパタンか存在すると、Ｆパタン検出回路１５は
検出信号１５１を出力し、アドレス−紙積出回路１６を
イネーブル状態にセットする。アドレス−紙積出回路１
６は、その後Ｆパターンに引き続くデータをアドレス信
号と照合し、一致を検出する。検出時にはアドレス−紙
検出信号１６１を出力し、シリアル・パラレル変換回路
１７をイネーブルとする。他方Ｆバタン検出回路１５に
はＦパタンに引き続きＦパタン以外のバタンか入力され
た段階で検出信号１５１をオフにするので、Ｆバタン検
出後Ｆバタンと異なる１オクテツト受信時にはアドレス
−紙積出回路１６はディスイネーブルとなシ、アドレス
−紙積出を行わない。一旦アドレス一致が検出されると
シリアル・パラレル変換回路１７に入力されたデータは
信号１７１によシプロセッサに通知され、データは並列
信号線１７２を介してプロセッサに入力される。他方、
アドレス−紙検出信号１６１はフリップフロップ１４を
セットするだめ、該フリップフロップ１４の出力信号１
４１がセットされ、これにょシフ進カウンタ１２がイネ
ーブＡ・状態となる。７進カウンタ１２は端子１２０　
Ｋ　’０’が入力するとリセットされ、その後連続する
１１＃の数をカウントする。連続する〃１＃が７個未満
の場合は７進カウンタ１２のリセットとカウント動作を
繰返すが、連続して＃１＃を７個カウントするとキャリ
ー出力信号１２６が１ピツトタイミングの聞出力され、
フリップフロップ１４をリセットし、それによシフ進カ
ウンタ１２をディスイネーブル状態とする。他方キャリ
ー出カ信号１２３は否定回路１６にも加えられ、その結
果、１ビツトタイミング遅延されてくる信号３０１の７
ビツト目の信号を０′にかえ、すなわちＧＡパタンをＦ
パタンに変換する。ＧＡパタンを検出した段階ではフレ
ームの受信は終了しているので、すでに送信信号の準備
がプロセッサ側（図示しない）では完了しておシ、前記
ＧＡバタンか変換されたＦバタンに引き続きデータを送
出することか可能である。

すなわち本発明は、Ｆパタン検出回路１５とアドレス−
紙検出回路１６を主要素として構成される第１の検出手
段と、アドレス−紙検出信号によシ制御されるフリップ
７０ツブ１４の出力にもとづき入力データの連続するビ
ット＃１〃をカウントし、７ビツト目でＧＡバタンとＦ
Ａパタンの変換検出を行う７進カウンタ１２を含む第２
の検出手段とから構成され、第１の検出手段によシ受信
フレームのアドレスが自局宛であることが検出されたと
き、第２の検出手段によシ本実施例においては特定パタ
ンのＧＡバタンを検出することを特徴としている。

このようにアドレス−紙検出がなされた後ＧＡバタン検
出機能が有効になるのは高々フリップフロラ１１個分程
度の遅延後であるので、高速データ転送に本回路を適用
することは伝送路使用効率を高められるので有効である
。

発明の詳細な説明したように、本発明によれば、比較的簡単なハー
ドウェアで自局あてフレームの検出後、ＧＡバタン検出
機能を非常に短時間のうちに有効となるように設定でき
るので、１個のループリンクに多数の２次局相当のもの
を接Ｍどし、１：ｎの複数リンクを設定し高速にデータ
転送を行うシステムの２次局の通信制御回路に適用でき
る利点がある。

【図面の簡単な説明】

第１図は複数の通信ノードを１個のチャネルに接続する
場合の構成例、第２図はポーリングの例、第６図は従来
のポーリングとレスポンスのフレーム４１６成、第４図
は本発明によるポーリングとレスポンスのフレームＭ６
成、第５図は本発明の実施例である。１−１次局、２・・・伝送路、ｓＩ　ｒ　５２　＋　５
３　＋　５４　”’第１゜第２．第３．第４の２次局、
ＧＡ・・・ＧＡバタン、ＵＰ（Ｓ、）・・・第１の２次
局Ｓ、に対するポーリング、Ｒ１１・・・第１の２次局
ｓＩのレスポンス、ＡＩ　　・・・第１の２次局のアド
レス、Ｃ８・・・ポーリングのコマンド、ＩＮＴ・・・
受信完了通知、Ｒ８・・・プログラムがＧＡバタン検出
機能をセットするまでの時間、Ｔｏ・・・ＧＡバタン検
出機能が有効になってからＧＡバタン検出までの時間、
ＴＵ・・・レスポンスの送出量ｆｉｊ−ａでの時ｆｕＪ
、ｃ、’・・・レスポンス、１１・・・データ、　Ａ−
ＭＡＴＣＨ・・・アドレス−紙検出通知、ＴＢヨ　・・
・ハードウェアがＧＡバタン検出機能をセットするまで
の時間、３０．３１・・・第１．第２の伝送路、１ｏ・
・・１タイミング遅延回路、１１・・・ＡＮＤ回路、１
２・・・７進カウンタ、１３・・・否定回路、１４・・
・フリップフロップ、１５・・・Ｆパタン検出回路、１
６・・・アドレス−紙検出回路、１７・・・シリアル・
パラレル変換回路、１８・・・出力切替回路、１９・・
・パラレル・シリアル変換回路、　３１Ｊ１・・・１タ
イミング遅延回路１の出方、１２０・・・リセット端子
、１２１・・・クロック端子、１２２・・・イネーブル
端子、１２６・・・キャリー出力信号、１３１・・・否
定回路１３の出力、３０２・・・ＡＮＤ回路１１の出力
、　１５１・・・Ｆパタン検出回路１５の出ブハ　１６
１・・・アドレス−紙検出信号、１４１・・・フリップ
フロップ１４の出方信号、１７１・・・１オクテツト受
信毎の通知信号、１７２・・・並列の受信信号線、１９
１・・・１オクテツト送信毎の通知信号、１９２・・・
並列の送信１６号、１９３・・・切換信号。特許出願人　　日本電信を話公社

Claims

【特許請求の範囲】

ハイレベルデータリンク手順のループリンク手順の動作
を制御するループリンク制御方式において、上位装置か
らのデータに存在するＦパターンを検出して検出信号を
送出するＦパターン検出回路と、該検出信号を入力し、
引続きデータをアドレス信号と照合して一致を検出しア
ドレス一致検出信号を出力するアドレス一致検出回路と
からなる第１の検出手段と、前記アドレス一致検出信号
によシイネーブル状態として入力データの連続するビッ
ト＃１＃を計赦し、該入力データの連続するビット＃１
＃の７ビツト目でディスイネーブル状態とし、該７ビツ
ト目の信号をｔＱｐに変えてＯＡバタンｆｐバタンに変
換するカウンタを有する第２の検出手段とからなシ、該
第１の検出手段が受信フレームのアドレスが自局宛であ
ることを検出したとき、該第２の検出手段が特定パター
ンを検出することを’ｌ’！ｒ徴とするループリンク制
御方式。