JPH0127615B2 - - Google Patents

Description

【発明の詳細な説明】

技術分野 本発明は、データ処理装置を接続する、直列に
相互に接続された複数のステーシヨンを含むルー
プ式データ通信システム、さらに詳しく言えば、
かかるループ式通信システムの操作を初期設定
し、またループの破壊またはその他のループの欠
陥により初期設定または再初期設定が不可能な場
合に故障の個所を決定する装置に関するものであ
る。 背景技術 複数のステーシヨンを相互接続する環状構造シ
ステム、特に直列ループ式通信システムでは、各
ステーシヨンを、ループを周るデータ流れと同期
化させることが重要である。このデータ流れにス
テーシヨン・タイミングを合わせることは、各ス
テーシヨンがデータ・バイトおよびワードを正し
く認識できるようにするために必要である。ルー
プの各セクシヨンにおける伝播遅延が様々であ
り、処理及び／又は緩衝によりステーシヨンにお
ける遅延が変動するために、またループ中へのス
テーシヨンの挿入又はループ中からのステーシヨ
ンの取外しによつて、タイミング関係は事前に決
定できない。即ち各ステーシヨンが正しいタイミ
ングで作動するまでループ・システムを初期設定
し、あるいは誤動作によつていくつかのあるいは
全てのステーシヨンで同期化が失なわれた後に、
それを再初期設定することが必要である。 中央ステーシヨン乃至制御装置を含む、ループ
式通信システムでは、他の各ステーシヨンに指令
を送り、結果の返答又はループ上の条件を監視す
ることによつて、このステーシヨンで、初期設定
を制御することができる。 しかしながら、対等システム、例えば全てのス
テーシヨンが基本的に同じ機能をもち、監視プロ
グラム又は制御局が備わつていないシステムで
は、正しいループ初期設定を実施するために特定
の方式が必要である。それには、本発明によれ
ば、一時発信局の選択、この局及び他の全てのス
テーシヨンにおけるタイミング関係を合わせるこ
と、及び一定条件下で初期設定手続きを開始する
ための各活動端末によるイニシアチブが含まれ
る。 先行技術では、局の選択、タイミング信号を合
わせること、及び局の同期化のための各種の方法
及び手段を含めて、いくつかのループ式通信シス
テムが知られている。 コトンらの米国特許第3680053号は、複数のデ
ータ処理装置が接続された環状構造の伝送リンク
を記述している。各装置には、異なる優先順位番
号が割り振られている。ある装置からデータを伝
送したいときは、まず自分の優先順位番号をリン
ク上に伝送し、伝送を希望する各装置のうちで優
先順位番号が最高の装置が伝送リンクにつなが
る。 この方法は、作動しているループ中で唯一つの
ステーシヨンのみが伝送のために選択され、サー
ビス要求を有する他の全てのステーシヨンはその
要求を個々に繰返さなければならない。非同期化
ループ中で各ステーシヨンが協働して一時マスタ
を選択し、全ての活動ステーシヨンを含めてルー
プ全体を同期的に作動させることが望ましい。 マクセムチヤクの米国特許第3919484号及びワ
レンの米国特許第4071706号は共にループ一周の
合計遅延をループ中で使用されるフレーム長さ乃
至パケツト長さの整数倍にするための適応性のあ
る遅延機能が備わつた、ループ式通信システムに
ついて記載している。どちらのシステでも、この
遅延機能は、ループ制御装置又は単一の個別同期
化バツフア中に一回だけ設けられている。従つ
て、この方法は単一の共通制御エレメントが設け
られていない対等システムには適さない。 ヘンリオンらの米国特許第4076964号及び第
4086437号には、メモリ中に記憶するための受信
クロツク速度とメモリから読取るためのステーシ
ヨン内部クロツク速度を合わせる、時分割多重デ
ータ伝送システムが記述されている。しかしなが
ら、これらの記述には、中央制御装置なしで通信
ループを自動的にスタートさせるために入力デー
タ速度と出力データ速度を合わせることについて
は教示されていない。 メイアらの米国特許第4002842号は、複数の加
入者端末でのビツト及びバイトカウンタを同期化
できるようにするための同期化バイトを出し、同
期化バイトが確実に適当な間隔で発生するように
するために入力データ流れを監視する。このシス
テムは、監視端末が破損すると働かなくなる。ル
ープの作動を開始させるための一時マスタとして
任意のステーシヨンを選択でき、各ステーシヨン
を希望通り接続又は切断できるような機構を備え
ることが望まれる。 ドイチユらの米国特許第3564145号には、デー
タを受信しないあるいは端末が不完全なデータを
受信することによる故障条件を検出して、自動的
に単一端末アドレスを発生させて、それをループ
を越えて伝送する、ループ式通信システムが記述
されている。下流側の各端末はこれらのアドレ
ス・データで満足するが、それを受取る中央制御
装置はエラーの指示を伴なう受信端末アドレスか
ら故障個所を決定することができる。ただし、こ
の故障個所検出法は、予め定めた中央制御装置が
入力アドレスを評価することが必要であり、また
ループ故障個所と制御装置の間にある各端末がな
お同期的に作動していることが必要である。 先行技術によるこれらの特許は、ループ式乃至
TDMデータ通信システムにおける選択、調時及
び同期化のいくつかの面を教示してくれるが、環
状構造の対等ステーシヨン配置における自動的ル
ープ初期設定及び同期化のための完全な機構を記
述してはいない。 従つて、本発明の一目的は、対等形式の各ステ
ーシヨンが協働してループ及びモデムの作動を初
期設定し、各ステーシヨン間のデータ伝送を可能
にする、直列ループ式通信システムを提供するこ
とである。 本発明の第二の目的は、システム対等ステーシ
ヨンの任意のサブセツトが活動状態にあり、他の
ステーシヨンが使用禁止中又は非活動状態又は切
断中にループ全体の遅延を合わせることを含めた
自動的ループ初期設定が可能な、直列ループ式通
信システムを提供することである。 本発明の第三の目的は、同期化が完全に失なわ
れた各ステーシヨンが検出されると、それによつ
てループに接続された活動ステーシヨンの間で、
再初期設定手続きが開始する、ループシステムを
提供することである。 本発明の第四の目的は、ループ作動の初期設定
を妨げるループ上の故障個所を自動的に決定でき
る、直列ループ式故障個所決定機構を提供するこ
とである。 このシステムの主たる利点は、可能な全てのス
テーシヨンの任意のサブセツトでループ作動を開
始乃至再開始させることができ、ループ初期設定
のために中央ステーシヨン又は監視端末が要らな
いことである。この二つのことから、対等ステー
シヨン・ループ通信システムの信頼性及び使用可
能性が改良される。 実施例の説明 本発明の実施例を記述する明細書は、七部に分
かれている。 １ システムの一般的事実 ２ フレーム伝送の原理及び制御 ３ フレームの種類（型式）及び形式 ４ ステーシヨン ５ モデム ６ ループの初期設定及び同期化 ７ 故障個所の自動的決定 １ システムの一般的事実 1.1 定 義 ここで説明する通信システムは、透過性及びコ
ード独立性を備えた要求・応答構造をもつてい
る。情報は、フレームと呼ばれる固定長のユニツ
トとして伝送される。情報を送信し受信する物理
的機構はステーシヨンと呼ばれる。情報をあるス
テーシヨンから次のステーシヨンに運ぶ通信回線
はリンクと呼ばれる。或るステーシヨンによつて
他のステーシヨンへ転送を開始されたフレーム
は、要求フレームと呼ばれる。ステーシヨンが要
求フレームを受取ると、そのステーシヨンは、応
答フレームを呼ばれるフレーム又は他の要求フレ
ームにより、フレームを受取つたことを通知しな
ければならない。伝送される各フレームはチエツ
ク情報を含んでいる。チエツク情報は必要な場合
にエラー検出及びそれに続く回復（recovery）
のために使用される。この要求・応答方式は、異
なる物理的通信機構にわたつて情報伝送を制御す
るための手順を送るのに必要な柔軟性を与える。
要求・応答構造の頂部では、プロセツサ間のプロ
トコルを与えるために、指令、データ及びステー
タスの構造がマツプされる。本明細書の以下の部
分を理解するのに必要な基本用語を以下に簡単に
説明する。 ステーシヨン：データ伝送システム中のメツセ
ージ・ソース及び同期点。 リンク：２つ乃至それ以上のステーシヨンを相
互接続するデータ伝送チヤネル。 ループ乃至リング：所与のステーシヨンから始
まり、１つ乃至それ以上のステーシヨンを通
過して、所与のステーシヨンに戻る片方向伝
送のリンク。 フレーム：或るステーシヨンから他のステーシ
ヨンへ転送される情報の基本単位。 要求フレーム：他のステーシヨンへ伝送すべく
所与のステーシヨンにより初期発生される情
報フレーム。 応答フレーム：或るステーシヨンから要求フレ
ームを受信したことは、応答によつて通知さ
れる。この通知が応答フレームである。 上位演算処理システム：上位演算処理システム
とは、通常、演算処理システムのチヤネル入
出力インターフエースを介して、ステーシヨ
ンへ接続されたユニツトである。 ステーシヨン：所与の上位演算処理システムに
対するステーシヨンとは、上位演算処理シス
テムのチヤネル入出力インターフエースへ直
接接続されたユニツトである。上位演算処理
システムは、そのステーシヨンを介して他の
全てのステーシヨンと物理的に通信する。 サブチヤネル：サブチヤネルとは、論理的にリ
ンク上のステーシヨンの一部を形成するステ
ーシヨンの物理的部分である。それは２つの
ステーシヨン間でデータ転送を実行するのに
必要な、制御ワード及びバツフア（緩衝）を
含んでいる。各ステーシヨンは、リンクに接
続された各ステーシヨン用サブチヤネルを含
んでいる。 装置制御ブロツク／DCB：あるステーシヨン
中に常駐し、実行中の操作に関する現在のパ
ラメータを含む制御情報ブロツク。 外部初期プログラム・ロード／EIPL：あるス
テーシヨンでの初期プログラム・ロード
（IPL）を、要求に応じて別のステーシヨン
から実行するために用いる手順。遠隔IPLと
も呼ぶ。 1.2 システムの目的及び基本構造 第１図は、本発明を用いたプロセツサ相互通信
システムの基本構造を示したものである。直列ル
ープ１が、複数のステーシヨン２，３，……７を
相互接続している。各ステーシヨンには、上位演
算処理システム８，９，……１３が接続されてい
る。各演算処理システムは、サイズ及び構造が異
なるものでもよく、汎用システム又は特定用途シ
ステムのどちらでもよい。システム中には、中央
ステーシヨン又は中央制御装置はない。 ループ上の信号は、選択された特定システム及
び物理的リンクの要件に応じて、ビツト直列又は
バイト直列で、矢印の示す方向に伝播される。本
明細書で説明する特定の実施例は、ビツト直列伝
送を使用するものである。 本プロセツサ相互通信システムの主目的は、２
つ又はそれ以上の演算処理システム又はサブシス
テムの間で、記憶域から記憶域への高速データ転
送を行なう単一の機構を提供することである。こ
の機構は全体的な処理システムへ処理能力を加
え、完全に分散した多重演算処理システムを実現
する。 1.3 フレーム形式 データは、連続フレームの形でループ上を転送
される。かかるフレームの形式を、第２図に示
す。各フレームは、21個の８ビツト・バイト乃至
文字を含んでいる。これらは以下の情報を含むも
のである。 同期（SYNC）（１バイト）：同期フイールド
（同期文字）は、フレームの開始をしめす。
各フレームは連続しているので、同期フイー
ルドは、間接的に先行フレームの終了をしめ
す。同期フイールドは、又フレームのアクセ
ス可能性を示す、即ちこれは使用可能／使用
不能の表示を含んでいる。同期フイールドの
詳細については、後節で説明する。 宛先（DA）（１バイト）：各フレームの意図さ
れた受信ステーシヨンを示す８ビツトの宛先
アドレス。 起点（OA）（１バイト）：各フレームの出発乃
至発信ステーシヨンを示す８ビツトの起点ア
ドレス。 制御(C)（１バイト）：フレームの送信装置が、
その内部状態についての情報を搬送するため
に使用するか、あるいは次に説明する情報フ
イールドがステータス、応答、命令又はデー
タのいずれを含んでいるかを示す８ビツトの
フイールド。これは、又情報フイールドが満
たされている程度に関する情報をも含んでい
る。制御フイールドの詳しい説明は後に行な
う。 情報（INFO）（16バイト）：情報フイールド
は、データ、ステータス、又は制御情報を含
む16バイトからなつている。あるフレーム中
では、このフイールドは制御フイールドの指
定に応じて、空又は部分的に充填することが
できる。 CRC（１バイト）：４つのフイールド宛先、起
点、制御及び情報の内容から発生された検査
文字。 SYNC及びCRCは、物理的なフレーム・パラ
メータである。他の４種のフイールド、即ち
DA、OA、Ｃ及びINFOは、論理的なフレーム・
パラメータを含んでいる。物理的フレーム・パラ
メータとは、技術に依存しており、論理的フレー
ム・パラメータを有効化し且つ抽出するのに使用
されるパラメータである。このパラメータは、選
択された特定のシステムの実施態様に応じて変わ
る。本明細書では、１つの実施例のみを説明する
が、他の実施例も可能である。 ２ フレーム伝送の原理及び制御 2.1 アドレス指定の約束 フレームを受諾する前に、受信ステーシヨンは
有効な宛先アドレス及び有効な起点アドレスを認
識することが必要である。 ステーシヨンは少くとも２つの異なる宛先アド
レスを受諾しなければならない。１つのアドレス
は、同報通信アドレスである。同報通信アドレス
は、起点アドレス・フイールドにおいて使用され
ないこともある。もう１つのアドレスは、所与の
ステーシヨンへ割当てられたアドレスであり、こ
のアドレスはリンク上でそのステーシヨンを独自
に識別しなければならない。リンク上でステーシ
ヨンを独自に識別するアドレスは、ステーシヨ
ン・アドレスと呼ばれる。通常の操作方式で、デ
ータ又は応答を伝送するステーシヨンは、適当な
ステーシヨン・アドレスを使用しなければならな
い。 2.2 ステーシヨン・モード 通常操作モード（NOM） NOMは、情報交換用のステーシヨン操作モー
ドである。NOMモードであるということは、そ
のステーシヨンが「アツプであり走行中」である
こと（即ち、演算処理システムが接続され、メツ
セージを知能的に送信又は受信できるというこ
と）を意味する。 非知能モード（NIM） NIMとは、そのステーシヨンがマシン的に誤
動作され従つて再初期設定を要するか、あるいは
そのステーシヨン及びそれに接続された演算処理
システムがパワーアツプされたばかりであるか、
あるいは演算処理システムが初期設定されねばな
らないモードである。ステーシヨンがNIMモー
ドである間に受取つたフレームは、初期設定フレ
ームSIF（第3.4節を参照のこと）を除いて無視さ
れる。受取つたフレームに対する反答は、同報通
信される初期設定要求フレームRIF（第3.4節を参
照のこと）である。ステーシヨンは、入出力イン
ターフエースから指令を受取ると、NIMモード
からNOMモードに移る。ただし、ステーシヨン
のモデムは（NIMモードにおいても）同期化を
達成し維持するため、全てのフレームを評価す
る。 2.3 発信／受信手順 ループ中の各ステーシヨンがいつメツセージを
ループ上に出力できるかを決定するためには、順
序立つた手順がなければならない。それがない場
合には、伝送はあやまつてなされることになる。
この手順は、以下のように進められる。 (1) ステーシヨンは、同期化されていると宣言し
た場合にのみ、ステーシヨンに接続された演算
処理システムによつて与えられた情報を伝送す
る。 (2) ステーシヨンは、使用可能であるとマークさ
れているか、あるいはステーシヨン・アドレス
に等しい宛先アドレス／起点アドレスをもつフ
レーム上でのみ伝送する。このステーシヨンに
よつて伝送されるフレームは、そのステーシヨ
ンが情報を挿入した場合には、使用不能とマー
クされねばならない。 (3) ステーシヨンは、常にリンク上に到着する情
報に注意する。宛先アドレスがステーシヨン・
アドレスに等しい場合にのみ、情報はピールオ
フ（peel off）される。 (4) 伝送された要求フレームには、別の要求フレ
ーム又は応答フレームで応答しなければならな
い。 2.4 無効フレーム 無効フレームとは、以下の１つの条件の下で受
取られたものである。(a) 非同期化状態で受取ら
れる。(b) 検査文字が、受取つたばかりのフレー
ムを無効であると宜言する場合。(c) フレーム
が、同期文字位置以外の領域にコード又は変調の
違反を含むことが感知された場合。受取られた全
ての無効フレームは、それ以上検査されずに捨て
られる。 2.5 フレーム同期化 ステーシヨンが同期文字及び検査文字の到着を
正確に予測できるとき、そのステーシヨンは同期
化されているとみなされる。更に、検査文字は、
フレームがエラーを含んでいないと宣言できなけ
ればならない。 同期化の手順は、以下の通りである。 (a) モジユーロ４を（ゼロから３まで）カウント
する同期カウンタがゼロに初期設定される。 (b) 同期文字検出回路が、同期コードに対する入
力ビツトの流れを連続的に走査する。同期カウ
ンタ値が３よりも小さい場合には、検出された
各同期文字は有効フレームであるか否かを調べ
るためにCRCを比較させる。検出された有効
フレームは同期カウンタを１だけ増分させ、一
方検出された無効フレームは同期カウンタを１
だけ減分させる。同期カウンタが３又は０に等
しくなるまで、このプロセスを続ける。 (c) 同期カウンタが３に等しい場合、ステーシヨ
ンはフレーム同期であるという。有効同期文字
が正しい時間間隔で受取られる場合、フレーム
同期は維持される。 (d) 同期カウンタが０に等しい場合、ステーシヨ
ンはフレーム同期外れであるという。 フレーム同期化手順について更にくわしい事
は、第６節で説明する。 2.6 同期フイールド／信号形式 同期フイールドの８つのビツトは、以下の機能
を有する。

【表】 ただし、AV＝使用可能性ビツト（01のペア＝
使用可能、10のペア＝使用不能） CV＝コード違反ビツト PDA＝宛先アドレス・パリテイ POA＝起点アドレス・パリテイ 上に示したように、実際の同期情報は、同期文
字のビツト１〜４を占め、一方フレーム使用可能
性情報は、ビツト０及び５に与えられる。ビツト
６及び７は、２つのアドレス・フイールドDA及
びOAに対するパリテイ検査ビツトである。第３
Ａ図に示すように二周波数信号形式を使用する場
合、使用可能又は使用不能の表示を伴う同期文字
の外観は、第３Ｂ図及び第３Ｃ図のようになる。
ビツト位置１……４における二周波数形式の違反
は容易に認識できる。 ３ フレームの種類及び形式 3.1 制御フイールドの機能 制御フイールドは、３つの要求又は応答フレー
ムの種類即ちデータ転送、規制（regulatory）及
び無順序（non―sequence）のうちの１つを指定
する。この３つのフレームの種類に対する制御フ
イールドの形式は、以下の通りである。

【表】 各種のビツトは、以下の機能を有する。 CS＝ステーシヨン送信順序（send sequence）
カウント： これは、通常操作モードで転送される全てのフ
レームを番号付けするのに使用される２ビツト・
カウンタである。この番号付けによつて、３つま
での連続したフレームを、これらのフレームに対
する応答を受取る前に伝送することが可能にな
る。これは又エラー検出及び回復のための手段と
もなる。 CR＝ステーシヨン受信順序（receive
sequence）カウント： これは、エラー検出及び回復のためにCSカウ
ントと共に使用される２ビツト・カウンタであ
る。番号付けは、通常操作モードの下でのみ使用
される。 Ｉ／Ｏ＝入出力ビツト： このビツトは、伝送されたフレームを現在のス
テーシヨンに存在する操作と関連させるために使
用される。論理０は入力を示し、論理１は出力を
示す。 DT＝データ転送機能ビツト： これらのビツトは、４種のデータ転送フレーム
の種類を定義するのに使用される。 RE＝予備ビツト Ｒ＝規制機能ビツト： これらのビツトは４つの規制フレームの種類を
定義するのに使用される。これらの規制フレーム
は、ステーシヨン間でのデータ転送を規制するの
に使用される。 NS＝無順序機能ビツト： これらのビツトは、初期設定状態、異常条件状
態などの下で作動するフレームを定義するのに使
用される。 Ｒ／Ｆ＝応答要求最終ビツト： Ｒ／Ｆビツトは、応答を請求するために無順序
フレーム中で使用される。無順序フレームは、初
期設定用のもの以外は、上方のシステム・プログ
ラムに直接パスされる。従つて、最終ビツトを含
むフレームに正しい応答を与えることは、ステー
シヨンの上方にあるシステムの機能である。 3.2 データ転送形式 データ転送フレームは、主としてある演算処理
装置から別の演算処理装置へメツセージを搬送す
るために使用されるフレームである。これらは又
送信及び受信ステーシヨンに関する制御メツセー
ジ及びステータス・メツセージを搬送するのにも
使用される。全てのデータ転送フレームは、要求
フレームとみなされる。 データ転送形式は、通常操作モードでのみ使用
できる。４種のデータ転送フレーム形式が可能で
ある。それには、以下のものが含まれる。

【表】 DFF形式は、情報フイールドに16バイトのデ
ータが充填されていることを示す。メツセージの
転送は、そのメツセージが16バイトより小さい場
合以外は、必ずDFFフレームから始まる。入出
力ビツトは、送信されたDFFについて論理１に
等しくなければならない。 DPF形式は、情報フイールドが16データ・バ
イトよりも小さいことを示す。情報フイールドの
最初の２バイトは、情報フイールド中のデータ・
バイトの合計数を示すバイト・カウントを含んで
いる。データは16データ・バイトよりも小さくて
よいがその場合でもフレームは論理ゼロを詰込ま
れており、16バイト・フイールドを構成するもの
でなければならない。入出力ビツトは、送られた
DPFについて論理「１」に等しくなければなら
ない。 CF形式は、ステーシヨン間での転送を開始す
るためのものである。DFF及びDPFのようにデ
ータを含む代わりに、情報フイールドは16バイト
の制御情報を含んでいる。 入出力ビツトは、この場合「読取り操作」に対
しては論理「ゼロ」、「書込み操作」に対しては論
理「１」でなければならない。指令は、制御フレ
ームの下でプロセツサから転送又は再転送され
る。 SF形式は、制御フレーム中でなされた要求の
受諾又は非受諾に関する応答として使用される。
SF形式は、又データ転送が終了した際、ステー
シヨン・ステータスの交換に使用される。どちら
の場合にも、ステータス・フレームは、データ交
換にかかわる（あるいはデータ交換を希望する）
ステーシヨンへステーシヨン・ステータス情報を
与えるため（即ち交換を続行するため）に使用さ
れる。ステータス情報は、情報フイールドの最初
のバイト中に含まれている。後続の各バイトは論
理ゼロを含んでいる。 入出力ビツトは送信ステーシヨン中に存在する
「読取り操作」によつてステータス・フレームが
開始される場合には論理「ゼロ」又送信ステーシ
ヨン中に存在する「書込み操作」によつて、ステ
ータス・フレームが開始される場合には、論理
「１」でなければならない。あるステータスを与
えねばならないが、特定の読取り操作又は書込み
操作が活動状態にない場合については、ステータ
ス・フレームの情報フイールド（INFO）の最初
のバイト（バイト０）は次のようになる。

【表】 ラー

【表】 要求
順序検査は、リンク上でプロトコルの順序エラ
ーが発生したことを意味し、データ検査のエラー
である順序カウント・エラーと混同すべきではな
い。 データ検査は、データが所期のステーシヨンに
正しく到着せず、従つて送られたデータ・フレー
ムについてタイム・アウト制限内に応答を受取ら
なかつたことを意味する。データ検査は、指令転
送のための制御順序（control sequence）がパス
された後にのみ行なわれる。 バイト・カウントLoは、DCB中で指定された
データ・バイト・カウントが、受取つたものより
小さいことを意味する。 バイト・カウントHiは、DCB中で指定された
データ・バイト・カウントが、データ転送中に受
取つたものよりも大きいことを意味する。 操作拒絶は、交換の実行を試みる両方のステー
シヨンに、矛盾する指令がある（例えばステーシ
ヨンＡ中に書込み指令、ステーシヨンＢ中にも書
込み指令が与えられている場合）に関するもので
ある。 ハードウエア・エラーは、交換の実行中にステ
ーシヨンで生じたハードウエア・エラーに関する
ものである。 ステーシヨン使用中は、ステーシヨンが現
DCBを処理する前に、別のステーシヨンから指
令フレームを受取つたという条件に関するもので
ある。 無順序フレーム終了は、データ・フレーム転送
中、ステーシヨンが無順序フレームを受取つた場
合、即ちDCBがステーシヨンに存在したままで
データ転送が終了する場合に関する。 DCBなしの順序読取り要求は、ループ上のス
テーシヨンから未処理の読取り要求が受取られた
が、そのステーシヨンで、読取り要求に必要な正
しい相互作用を生じるためのDCBが、活動状態
にない場合に関するものである。 DCBなしの順序書込み要求は、上記の順序読
取り要求と同様であるが、これは書込み要求に関
するものである。 活動DCBなしの無順序受信は、無順序フレー
ムに関するものである。 有効フレーム、サブチヤネル非活動状態は、ス
テーシヨン間の外部初期プログラム・ロード
（EIPL）のために構成されたステーシヨンが、
SIFを受取つたこと、又はステーシヨンがNOM
モードでありサブチヤネルが非活動状態での間
に、SIF以外の任意の有効フレームを受取つたこ
とを意味する。 3.3 規制形式 規制形式は、その名の通り、ある交換にかかわ
るステーシヨン間の情報の流れを規制するために
使用される。従つて、規制形式は、通常モードで
作動するデータ転送フレームと一緒に使用され
る。４種の規制フレームの種類は、次の通りであ
る。

【表】 「拒絶」フレームは、データ転送のための２つ
のステーシヨン間の「リンク・アツプ」の前に、
エラー順序標識をリターンするために、受信ステ
ーシヨンが使用する。ステーシヨンが装置制御ブ
ロツクDCBで条件付けられる前に、データ・フ
レームを受取る場合がその一例である。出力拒絶
は受取られた出力操作に関して出され、入力拒絶
は、受取られた入力操作に対して出される。 「保留」は、ステーシヨン中の一時的なバツク
アツプ条件を示すためのものである。通常のその
ような条件は、バツフア・スペースの欠如、又は
演算処理装置がステーシヨン内に蓄積されたデー
タに応答できないことである。保留を与えられた
ステーシヨンは、データ転送を続ける前に、応答
フレームを待つ。 「応答」フレームは、ステーシヨンがデータを
受取り、順序カウントによつて示されるように、
先に受取つたデータ・フレームが良好な条件にあ
ることを示す。 規制フレーム中の情報フイールドは無視され
る。 3.4 無順序形式 無順序形式はステーシヨン側からの介入がほと
んど又は全くない、プロセツサ間の直接通信又は
システム初期設定のためのものである。これはプ
ロセツサ間制御転送に使用される。転送される各
フレームに関連付けられた順序カウントはない。
送信側が応答を要求する場合、送信側が伝送する
無順序フレームは、応答要求最終ビツトがオンに
切換えられていなければならない。受信側ないし
受信プロセツサは、この場合応答を与えねばなら
ない。無順序形式は、アプリケーシヨン・プログ
ラマのためのものではなくシステム用のものであ
る。 ステーシヨンは、初期設定データ・フレーム以
外の無順序フレームを受取ると、起点アドレス・
フイールド、制御フイールド、及び全データ・フ
イールドを上位接続機構又は演算処理システムに
転送しなければならない。無順序形式には、以下
のものがある。

【表】 IDFは、ステーシヨンがEIPL（ステーシヨン間
の外部初期プログラム・ロード）のために予約さ
れている場合にのみ使用される。IDFは、情報フ
イールドのみがプロセツサの記憶装置に転送され
る、唯一の無順序形式フレームである。IDFを受
取るステーシヨンは、現在IMモードで作動中で
ある。このフレームをNOMモードで受取るべき
場合は、ステーシヨンはこのフレームを、それが
無順序情報フレームNSIであるかのようにして、
プロセツサにパスする。 SIFはEIPLのために使用され、EIPL装置が所
期のステーシヨンに対しEIPL手順の開始を通知
することを可能にする。このフレームに関連づけ
られたデータ・フイールドはない。 RIFは、EIPLの前に要求フレームに直面した
場合に、ステーシヨンから発生される応答フレー
ムである。RIFは又パワーオン時及びNIMモー
ドのとき初期設定フレーム以外の任意フレームに
出会つたときにIPLから生じる要求フレームであ
る。RIFが使用されるのは、ステーシヨンが
NIMモードであるときだけである。このフレー
ムの受信側は、NOMモードのとき、フレームを
それがNSIフレームであるかのようにしてプロセ
ツサにパスする。 NSIは、通常データ径路を通る必要のないプロ
セツサ間通信に使用される。上位接続機構のチヤ
ネル・インターフエース構造に応じて、NSIフレ
ームは通常サイクル・スチール径路以外のデータ
径路を経てプロセツサに転送することができる。 NSRは、応答要求最終ビツトに出会つたとき
の無順序フレームに対する応答フレームとして使
用される。このフレームに関連付けられたデー
タ・フイールドは必要でない。 ITFは、初期設定順序中で転送される最後のフ
レームである。ITFは必要な全ての初期設定デー
タが転送された旨の信号をステーシヨンに送るた
めに使用される。このフレームに関連付けられた
データ・フイールドはない。 本節では「初期設定」の語は、ステーシヨンの
操作を可能にするために、IPLデータをステーシ
ヨンの記憶装置中にロードするとの意味であるこ
とを指摘しておく。これは、ステーシヨン・モー
デムのみが関係しており、ステーシヨンをループ
操作と同期化させる必要があるが、データの交換
やローデイングを伴なわない、ループ初期設定と
は異なる。 ４ ステーシヨン 4.1 基本構造及び構成機能 第１図のステーシヨン２……７は、第４図に示
すように、各々４つの機能セクシヨン、即ちモデ
ム２０、リンク・マネージヤ２１、記憶セクシヨ
ン２２、及びチヤネル・インターフエイス制御装
置２３に区分される。チヤネル・インターフエー
ス制御装置２３は、以下では「CIC」と略称する
が、これはチヤネル母線２４によつて、これに接
続された演算処理システムの入出力チヤネルに接
続されている。モデム２０は、直列ループ１中に
接続されている。この直列ループも、以下では
「リンク」と呼ぶことにする。 モデム２０は、以下のような技術依存の機能を
取扱う。 (1) 情報のコード化及び変調 (2) リンクの励起及び受信 (3) フレーム同期化及びデータ挿入 (4) クロツク引抜き (5) リンク・レベルでのフレーム及びデータのチ
エツク (6) リンク初期設定及び使用可能フレームの挿入 モデムについては、第５節でより詳細に説明す
る。 リンク・マネージヤ２１は、以下のような論理
フレーム管理機能を実現する。 (1) フレーム構造化 (2) アドレスの解読及びコード化 (3) 制御フイールドのコード化及び解読 (4) データのブロツク化及び非ブロツク化 (5) 物理的インターフエース・プロトコルの順序
付け及びチエツク (6) データの歩調合せ チヤネル・インターフエース制御装置（CIC）
２３は、ステーシヨンをプロセツサ入出力チヤネ
ルとインターフエースする機構である。これは、
16個までのステーシヨンとの通信のための16のサ
ブチヤネルをもたらし、更に以下のような機能を
実現する。 (1) データ転送のため、チヤネル入出力インター
フエースと同期化 (2) ステーシヨン論理インターフエースをプロセ
ツサに提示 (3) 16本のサブチヤネル中で必要とされる制御装
置を多重化 (4) プロセツサ入出力インターフエースとステー
シヨン・アドレスの間で装置アドレスをマツプ 記憶セクシヨン２２は、以下のユニツト、即ち
制御記憶アレイ（CSA）２５、データ記憶アレ
イ（DSA）２６、ならびにCIC作業待ち行列及び
出発（アウトバウンド）作業待ち行列のための作
業待ち行列記憶機構（WQS）２７からなる。 モデム２０及びリンク・マネージヤ２１は、到
着（インバウンド）データ母線２９、出発データ
母線３０、入力制御回線３１及び出力制御回線３
２によつて相互接続されている。 リンク・マネージヤ２１及び記憶セクシヨン２
２は、制御アレイ入力母線３３、データ・アレイ
入力母線３４、制御アレイ出力母線３５、デー
タ・アレイ出力母線３６によつて、又更に作業待
ち行列入力母線３７及び作業待ち行列出力母線３
８によつて相互接続されている。 CIC２３は制御記憶母線３９によつてCSA２５
に、データ記憶母線４０によつてDSA２６に、
又待ち行列出力母線４１及び待ち行列入力母線４
２によつてWQS２７に接続されている。 第４図に示すように、ステーシヨン中には３つ
の重要なインターフエースがある。即ちモデム２
０とリンク・マネージヤ２１の間のモデム・イン
ターフエース、リンク・マネージヤ２１と記憶セ
クシヨン２２の間のリンク・マネージヤ・インタ
ーフエース、ならびにチヤネル・インターフエー
ス制御装置２３と上位演算処理システムの入出力
チヤネルとの間のチヤネル入出力インターフエー
スである。 4.2 ステーシヨンの操作及びデータの流れ 或るステーシヨンに接続されている局所上位プ
ロセツサと他のステーシヨンに接続されているシ
ステム中の他の全てのプロセツサの間で、必要な
データ及び指令を交換できるようにすることが、
各ステーシヨンのタスクである。例えばプロセツ
サＡがプロセツサＤから指令を受取る間に、プロ
セツサＢ及びＣにデータを伝送できるように、あ
るプロセツサと他のいくつかのプロセツサとの間
の同時情報交換が可能でなければならない。 モデムは、リンク・アクセスを行ない、リンク
機構の全ての技術的且つ位相的特性を混合する最
前線である。これはリンク上の伝送に関する全て
の同期化及び調時、フレーム内容のCRC検査を
行ないデータをリンクから局所上位プロセツサに
転送すべきかどうか及び局所上位プロセツサから
のデータをリンク上にデイスパツチできるかどう
かを決定する。 各ステーシヨンでは、他の全てのステーシヨン
がサブチヤネルとして扱われる。ステーシヨン
は、記憶セクシヨンの制御記憶アレイ中に他のス
テーシヨンないしサブチヤネルの各々に対するス
テータス・データのテーブル（32バイト）を維持
する。各トランザクシヨン、即ち他のステーシヨ
ンとの間の情報の受信又は送信について、リン
ク・マネージヤが上記テーブルを参照、それを更
新する。 演算処理システムからリンクへ又はその逆方向
での転送中に、データはステーシヨンのデータ記
憶アレイ中にバツフアされる。 全てのトランザクシヨンを同時には実行できな
いので、待機中のタスクに対するポインタが出発
作業待ち行列及びCIC作業待ち行列中に入れら
れ、これらの待ち行列から順番に取出される。 作業待ち行列は、リンク・マネージヤとCICと
の間の通信手段でもある。受取られた各フレーム
について、リンク・マネージヤは起点アドレスを
使用してサフチヤネルに関連付けられた制御記憶
アドレスにアクセスする。これは以下のことを
LMが決定できるようにするための情報を含んで
いる。 (1) サフチヤネルがフレーム中に含まれる情報の
種類について満されているかどうか (2) フレームを創出するステーシヨンがそれ以外
のデータに対して作動可能であるかどうか (3) サフチヤネルが適当な操作順序になつている
かどうか (4) データ・バツフアがデータ・メツセージの取
扱いに利用できるかどうか フレーム中の制御バイトは、フレーム形式（種
類）がデータ転送、規制又は無順序フレームであ
るかどうかを示す。制御アレイの内容と比較した
とき、LMは以下のことを決定することができ
る。 (1) データを接続されている上位演算処理システ
ムに転送すべきかどうか (2) 応答が適当であるかどうか (3) 転送されたデータ・フレームが正しい順序で
受取られたかどうか 到着フレームに関しては、リンク・マネージヤ
の主要機能は受取つた現フレームの有効性、現フ
レーム中に具体化された要求、要求に対する応答
の必要性及び出発作業待ち行列又はCIC作業待ち
行列に対する適正な肩たたきを決定することであ
る。ステーシヨン宛の入力フレームを認識する
と、リンク・マネージヤはフレームの形式を解読
して、その結果を制御アレイの内容と比較して、
形式又は出発作業待ち行列ないしCICに行なうべ
き要求を決定する。制御アレイのエラー条件報告
のため、ステーシヨン・ステータス・フイールド
中のステーシヨン情報をセツトアツプすること
は、リンク・マネージヤの責任である。リンク・
マネージヤは順序番号エラーを送信又は受信する
ためサブチヤネルCRビツトの内容を入力フレー
ムCSビツトに対してチエツクする。要求フレー
ムに対する最終応答は制御情報又は最も近時に受
取つたフレームと関連づけられたデータ中のエラ
ーを検出するための時間をみておくため、次のフ
レーム・サイクル中に行なわれる。 出発フレームを転送するイニシアチブは、出発
作業待ち行列からくる。待ち行列中に作業がある
場合、LMが必要情報を得るため、予め定められ
た時間に待ち行列にアクセスする。LMが作業待
ち行列にアクセスする時間は、モデムに伝送され
る各バイトのバイト時間に基づいて固定されてい
る。 情報は、LMならびにICによつて待ち行列中に
入れられ、FIFO配列でアクセスされる。最大限
16の待ち行列項目があり、各項目が４バイトの情
報を含んでいる。 出発フレームに関して、リンク・マネージヤの
主要機能は、フレームを適正順序で転送し、フレ
ーム転送の結果生じるエラー条件があれば報告す
ることである。 出発フレーム転送は、リンク・マネージヤによ
つて開始される。出発待ち行列中に作業があり、
リンク・マネージヤがフレームを転送できる場合
には、リンク・マネージヤはモデムにフレーム転
送要求（局所伝送要求）を出す。モデムがフレー
ムの受諾を開始する用意ができていると、モデム
は「出発フレーム開始」を出す。フレーム転送が
一度開始すると、リンク・マネージヤはフレーム
の各バイトを出発データ母線速度でゲート・アウ
トする。情報の最後のバイトがゲート・アウトさ
れると、リンク・マネージヤは、このフレーム転
送の最終バイトが出発データ母線上にあることを
示す最終出発バイト信号を出す。 出発フレームの伝送を準備するには、リンク・
マネージヤは必要な制御情報を出発作業待ち行列
から得る。このバイトは、出発フレーム転送を制
御するために必要な全ての情報を含んでいる。宛
先アドレス・バイト及び制御フイールド・バイト
も出発作業待ち行列中に含まれている。 CICは、出発作業待ち行列のための３つの特定
フレーム要求をフオーマツト化する。新しい
DCBを取出した結果として読取り／書込み指令
が伝送されるべき場合には、制御フレーム要求が
形成され、待ち行列に入れられる。無順序フレー
ムが伝送されるべき場合には、無順序フレーム要
求が形成され、待ち行列中に入れられる。保留条
件を消去するために応答が伝送されるべき場合に
は、無順序フレーム要求が形成され、待ち行列中
に入れられる。保留条件を消去するために応答が
伝送されるべき場合には、応答フレーム要求が形
成され、待ち行列中に入れられる。 LMは、上述の特定のフレーム以外の全ての形
式のフレーム要求を形成して、待ち行列中に入れ
る。LMは、タイムアウトの結果生じた全てのフ
レーム要求を形成して、待ち行列中に入れる。 データ・フレームを伝送すべき場合、要求が出
発作業待ち行列中に入れられる前に、LMとCIC
との間に一定量のインターロツキングがある。こ
のインターロツキングは、データ・バツフア中に
入れられる前にデータ・フレームが伝送されない
様に保証するものである。データ・フレームの形
成をLMが決定した場合、LMは出発作業待ち行
列のバイト０、１及び２をフオーマツト化し、又
CICへの取出しデータ要求をフオーマツト化す
る。この４バイトの情報は、CIC作業待ち行列中
に入れられる。CICがデータを取り出して、適当
なデータ・バツフアに入れると、出発作業待ち行
列が要求する３バイトの情報が、次にCIC作業待
ち行列から出発作業待ち行列中に転送される。 リンク・マネージヤは、リンク・マネージヤと
モデムの間のフレーム転送を同期化し、その内部
順序付けを制御するために、20バイト・カウンタ
を維持している。各バイトが適正な時間に転送さ
れるのを保証するため、このカウンタは、各フレ
ーム時間に一度、モデムと同期化される。特定の
バイト時間にモデムは、リンク・マネージヤに信
号を送り、それが順序カウンタと比較される。不
一致であれば、リンク・マネージヤは誤りデータ
がリンク上に又は上位プロセツサに送り出されな
いように保証するための適当な行動を取る。 モデムが同期を失なつた場合には、モデムはリ
ンク・マネージヤに、この条件が存在することを
示す信号を送る。リンク・マネージヤは、特定の
値に達するまで停止し、その後再スタートする。 リンク・マネージヤ中には、フレーム再試行機
構が設けられている。フレームは、サブチヤネル
DCBがエラー状態で終了する前に３度再試行で
きる。再試行機構の構成要素装置は、16のサブチ
ヤネルに対して同時にタイムアウトを追跡するこ
とのできるタイムアウト・スタツク及び制御記憶
アレイ中に配置された再試行カウンタである。 データ転送形式のフレームを伝送すると、その
サブチヤネルに対するタイムアウトが開始する。
そのフレームに対する応答を受取ると、タイムア
ウトが停止する。しかしながら、64ミリ秒以内に
応答を受取らない場合は、タイムアウトはフラグ
付きとなり、リンク・マネージヤが再試行を開始
する。再試行が開始されると、再試行カウンタが
１だけ増分される。 リンク・マネージヤは、タイムアウトの開始及
び停止を制御するために、タイムアウト・スタツ
ク上で３種の操作を実行する。リンク・マネージ
ヤが応答フレームを受取り、リンク上に他のフレ
ームがない場合、所与のステーシヨンについてタ
イムアウトが停止される。リンク・マネージヤが
応答フレームを受取り、リンク上に未処理のフレ
ームがある場合には、リンク上で未処理のままの
フレームを処理するため、所与のステーシヨンに
ついてタイムアウトが再開始される。データ転送
形式のフレーム（DFF、DPF、ステータス、制
御）が伝送され、進行中のタイムアウトがない場
合には、所与のステーシヨンについて、リンク・
マネージヤによつてタイムアウトが開始される。 5. モデム 5.1 モデムの概略 モデム２０は、物理的ネツトワーク特性をマス
クアウトし、ループ上の情報転送を同期化するた
めに設けられる。その機能には、物理的ループ・
ネツトワークとのインターフエーシング、リン
ク・マネージヤとのインターフエーシング、フレ
ームの区切り、及び全てのフレームの初期設定と
エラー・チエツクが含まれる。 モデムは、各フレームを処理するため以下の何
れかのやり方でそれを試験する。 (a) フレームが、改変されずに前送りされて、別
のモデムに受取られる。 (b) フレームが受取られて解釈される。 (c) フレームが、別のモデム用の別のフレームに
置換えられる。 第５図は、データ及び制御信号の流れを示す、
モデム２０の機能構成図である。第５図には、モ
デム・インターフエースを介したモデム２０との
相互接続を示すために、リンク・マネージヤも示
してある。モデム２０は、以下の各機能ブロツク
を含んでいる。 (1) 受信・刻時・制御回路（RCC）５１ (2) 保留レジスタ・アレイ（HRA）５２ (3) 可変長デイレイ記憶装置（VLD）５３ (4) アドレス指定・フレーム配置（AFD）５４ (5) 到着／出発インターフエース回路（INT）
５５ (6) 伝送コーダ・ドライバ回路（TED）５６ (7) 各ステーシヨンのアドレスを手動でセツトす
るための局所アドレス選択機構スイツチ５７ (8) バイパス回路５８ 相互接続は、以下のようにして表わしてある。
２重線の主データ径路、１重線の制御径路、及び
点線のクロツク乃至タイミング径路。これらの各
接続中の平行ビツト線の実際の数は、一本以上の
場合、カツコ内に数字で示してある。 ビツト直列ループ１は、モデム入力部でRCC
５１に、又モデム出力部でTED５６に接続され
ている。単一ビツト・バイパス線６１及び６２
は、バイパス回路５８と共に、モデムの入力部と
出力部の間のブリツジを構成している。 モデムの内部主データ径路は、９ビツト幅であ
り、RCC５１とHRA５２を接続する線６３、
HRA５２とVLD５３を接続する線６４、及び
VLD５３とINT５５を接続する線６５を含んで
いる。INT５５とTED５６の間には、直列化デ
ータ用の２ビツト幅の線６６、及び同期文字情報
用の９ビツト幅の線６７が設けられている。
INT５５とリンク・マネージヤ２１は、２本の
方向性９ビツト幅データ線２９及び３０によつて
相互接続されている。VLD５３とAFD５４の間
には、同期バイト・データ更新用の９ビツト幅線
７０が設けられている。AFD５４は、又データ
線６３の分岐によつてRCC５１に接続されてい
る。 各セクシヨン間でクロツク信号を搬送するため
３本のクロツク線が設けられている。それらは受
信バツト・クロツク用のRCC５１からHRA５２
への線７２、局所バイト・クロツク用のINT５
５からRCC５１、HRA５２、AFD５４及びリン
ク・マネージヤ２１への線７３、並びに局所ビツ
ト・クロツク用のRCC５１からINT５５及び
TFD５６への線７４である。 ４ビツトのデータ線７５が、局所アドレス選択
機構スイツチ５７とAFD５４及びINT５５との
間に設けられている。 第５図の各種の機能セクシヨンの間の制御線は
全てそれらが搬送する信号で略記してあり、第５
図には、個々の参照番号を与えていない。 第５図に示すモデム２０の各機能セクシヨンの
主な機能を以下に概観のためリストする。 受信・刻時・制御回路（RCC）５１ (1) 同期文字を検出する (2) 受信クロツクを引出し、受信バイト・カウン
ト及び受信バイト・タイミング信号をもたらす (3) 局所クロツクを発生させ、その速度を受信ク
ロツクに合わせる (4) 入力データ・バイトを認識し、非直列化する (5) 同期文字の正しい到着をチエツクする (6) READ及びWRITE半サイクル信号をもたら
す 保留レジスタ・アレイ（HRA）５２ (1) 連続する２つの受信バイトを記憶する (2) 受信クロツク速度と局所クロツク速度との間
でバイトの流れを適合させる (3) 受信データをVLDにケートする (4) 同期文字を、VLDに入力するため同期バイ
ト・データに変換する 可変長デイレイ記憶装置（VLD）５３ 必要な遅延を得るため、いくつかのバイトから
なるデータ・ストリームの窓を記憶する。（最小
遅延＝３バイト期間） アドレス指定・フレーム配置回路（AFD）５
４ (1) デイレイ・ポインタを引出す（可変長デイレ
イについて） (2) 必要なデイレイを実現するため、VLDに対
するアドレスを発生させ、デイレイ・ポインタ
を記憶する (3) 同期更新信号によつて決定されるように同期
文字を更新する (4) 入力バイトを局所アドレスと比較し、Ｒ＝
Ｌ、Ｒ＜Ｌ、OA＝Ｌ、DA＝Ｌに対する信号
を得る (5) 同報通信フレームを検出するため、入力宛先
アドレスDAを解読する (6) 入力フレームに対するCRCを累計し、使用
不能フレームに対してCRCエラーがあれば示
す (7) 以下のための制御信号を発生させるため、入
力フレームの配置を決定する ●使用可能／使用不能標識を更新する ●受信フレームをゲート・スルーする ●到着データをリンク・マネージヤにゲートす
る ●出発データをリンク・マネージヤから伝送セ
クシヨンにゲートする (8) READ／WRITE信号をRCCからVLDにパ
スする 到着／出発インターフエース回路（INT）５
５ (1) 局所クロツク信号から局所バイト・カウント
及び局所バイト・タイミング信号をもたらす。 (2) VLDからのデータを伝送セクシヨン又はリ
ンク・マネージヤにゲートする (3) いくつかのソースからの出発データ・ストリ
ーム（フレーム）をアセンブルする (4) 初期設定の間に又局所出発フレームに対して
局所アドレスを挿入し、CRC文字を発生させ
て挿入する (5) 局所出発フレームの妥当性を検査する (6) VLDからの同期バイトを同期文字データに
変換する (7) 全ての出力データを直列化する (8) 同期／再同期手順及びフライホイール検査手
順を実現する (9) 「同期」又は「同期外れ」ステータスを記憶
する (10) 一時マスタ・ステータスを検出する (11) ループ初期設定中に「初期設定」、「一時マス
タ」、「一時着信」ステータスを記憶する 伝送コーダ・ドライバ回路（TED）５６ 同期文字データからのコード違反を伴なう同期
文字を含めて直列化データからコード化された信
号を発生させる。 モデム・インターフエース線 モデム２０とリンク・マネージヤ２１の間のモ
デム・インターフエースは、以下の各信号用の転
送線によつて特徴付けられている。 (a) モデムからLMへ： (1) 到着データ（並列９ビツト） (2) 局所バイト・クロツク (3) CRCエラー（無効な到着フレーム） (4) 到着フレーム開始 (5) 出発フレーム開始 (6) 無効な出発フレーム (7) 同期喪失（リンク無効同期） (8) モデム同期LM (b) LMからモデムへ (1) 出発データ（並列９ビツト） (2) 局所伝送要求 (3) 最終出発バイト 5.2 モデムの基本操作及びデータの流れ 次に、データを受信及び送信するためのモデム
の操作手順を第５図について説明する。データは
第３Ａ図に示すように、直列形式でループ上を伝
送される。受信・刻時・制御回路（RCC）５１
は、リンク上の波形条件及び信号変化を検出して
状態のシーケンスをデコードし、０及び１ビツト
のシーケンスにする。これらは、並列バイトを得
るため、RCCの非直列化機構中に蓄積される。 完全なバイトは、RCC５１の非直列化機構に
あるレジスタから保留レジスタ・アレイ（HRA）
５２の第１保留レジスタHR１に続いてHRAの
第２保留レジスタHR２にシフトされる。HR１
に対する受信クロツク及びHR２に対する局所ク
ロツクを使用し、これによりあるクロツクからの
データ・ストリームを別のクロツクに合わせるこ
とができる。 各バイトは、HR２から望みの遅延を達成する
ために選択した時間間隔に対するデータ・バイト
を保持する緩衝記憶機構である、可変長デイレイ
記憶装置（VLD）５３に転送される。読取書込
制御信号は、適当な時間にVLD５３に与えられ
る。VLD５３中に同時に保持されるバイト数は、
選択した遅延に依存する。 VLD５３にアクセス（読取り又は書込み）す
るためのアドレス指定は、フレーム配置回路
（AFD）５４によつて与えられる。これらのアド
レスの発生、デイレイの選択、及びフレーム配置
メカニズムは、AFD５４の機能である。 データ、即ち論理フレーム・パラメータである
宛先アドレス、制御バイト、及びフレーム中で受
取つた情報フイールドを当該ステーシヨンに転送
すべき場合（即ち、宛先アドレスが局所アドレス
と合致し、又はそれが同報フレームである場合に
は）到着／出発インターフエース回路（INT）
５５が、上記情報フイールドをステーシヨンのリ
ンク・マネージヤ（LM）２１に転送するために
線６５から線２９にゲートする。 出発データをステーシヨンからリンクに転送す
べきでない場合は、線６５上のバイトがINT５
５によつて２ビツト・グループ変換され、伝送デ
ータ線６６から伝送コーダ・ドライバー（TED）
５６にゲートされ、次に第３Ａ図に示すようにコ
ード化された信号形式でビツト順にリンクに与え
られる。 かかる受信バイトの再直列化及びリンクへの転
送は、以下の２つの状況で実行される。 (a) 受信フレームを変更なしに次のステーシヨン
にパスすべき場合（フレーム使用不能、宛先ア
ドレス不一致）。 (b) 受信フレーム中のデータ（論理パラメータ）
が、ストリツプされて当該ステーシヨンに転送
された場合（宛先アドレス合致）。ただし、こ
の場合には、フレームは後節で説明するように
同期文字中で適当にマークすることによつて使
用不能から使用可能に変更される。 出発データが、ステーシヨンのリンク・マネー
ジヤ中で伝送できる用意ができており、又フレー
ムが使用可能とマークされているか、あるいは当
該ステーシヨンにアドレス指定されている場合に
は、到着／出発インターフエース回路５５は、こ
れらのデータを線３０から受取り、それらをビツ
ト対のシーケンスに変換し、伝送データ線６６に
ゲートしてTED５６に転送しそこからリンク上
に伝達する。この場合、線６５上のデータは使用
されず、従つて破壊される。CRC文字情報及び
構内端末アドレス（即ち起点アドレス）は、
INT５５によつて与えられる。 同期文字の取扱い 各フレームの頭部で受取つた同期文字は、コー
ド違反を含むため、他の文字とは異なる取扱いを
受ける。VLD５３中に記憶される同期バイトは、
受信同期文字とは異なつている。 コード違反（CV）は、第３Ｂ図及び第３Ｃ図
に示すように４ビツト期間にわたつて続く正常で
ない状態シーケンスであるが、RCC５１中の回
路によつて認識される。その結果HRA５２に通
じる線６３の一本上に或る信号が生じる。この信
号がHRA５２を通り線６４を経てVLD５３にパ
スされる。VLD５３中に記憶された受信同期文
字に対応する実際の同期バイトは、以下のフオー
マツトを持つている。

【表】 機能記号は、以下の意味である。 Ｘ＝非使用（予備） Ｂ＝同報通信フレーム（受信宛先アドレス
が、同報通信アドレスである） PDA＝宛先アドレス・パリテイ（受取つたも
の） POA＝起点アドレス・パリテイ（受取つたも
の） Ｍ＝一致（局所アドレスが宛先アドレスと
一致する） Ａ＝フレーム使用可能（受取つた使用可能
ビツト） Ｓ＝同期バイト標識（パリテイ・ビツト位
置を占める） 同報通信フレームＢ及び一致標識Ｍは、後に説
明するようにAFD５４中で引出される。次に最
終コード化同期バイトがVLD５３中に記憶する
ため線６４上に与えられる。これは、AFD５４
からの線７０上に提示された情報によつて更新で
きる。 同期バイトは、VLD５３からステーシヨンに
転送されない。ただし、VLD５３からTED５６
にパスされるフレームについては、同期バイトが
線６５を介してINT５５に読出され、INT５５
が、使用可能性、DAパリテイ、OAパリテイの
情報を線６７を介してTED５６に転送する。
TED５６はこれらの情報から第３Ｂ図及び第３
Ｃ図に示すような、コード違反を含む同期文字を
発生させ、それがリンクを介して伝送される。各
ステーシヨンからの出発データを搬送するフレー
ムについては、同期文字情報がAFD５４に転送
され、次にVLD５３への線７０を介して同期バ
イトの更新に使用される（使用不能／使用可能標
識、DA及びOAパリテイ）。これらは、後にTED
５６に転送され、次にTEDが、同期文字信号を
発生する。 循環冗長検査 AFD５４中の各受信フレームについて循環冗
長検査が行なわれる。各フレームの19バイト即ち
論理フレーム・パラメータ（DA、OA、Ｃ、
INFO）にわたつて、AFD５４が当該回路構成中
にCRCデータを累計する。20番目のバイト
（CRC文字）を受取ると、これがフレームのCRC
データと組合わされる。次に、フレームが使用不
能な場合、特定のビツト・パターンが存在してい
るかどうか、チエツクが行なわれる。存在してい
ない場合には、エラー標識がリンク・マネージヤ
２１に転送される。 ステーシヨンからの出発データについては、
INT５５が19の論理フレーム・パラメータ・バ
イトにわたつてCRC文字を累計する。次に、こ
れは累計されたCRC文字をフレームの20番目の
バイトとしてTED５６に転送されたデータ・ス
トリームに加算する。 モジユーロ２１カウント及びバイト・タイミン
グ 既に述べたように、各モデム中には、受信クロ
ツクと局所クロツクの２つのクロツクが存在す
る。これらの基本クロツクは、RCC５１中で受
信データ及び局所発振器から発生され、片方のク
ロツク中でのパルスを臨時的スキツプによつてク
ロツク速度が互いに合わされる。 ２つのバイト・タイミング及びモジユーロ２１
計数装置が、モデム中に設けられている。１つは
受信クロツク用でRCC５１中にもう１つは局所
クロツク用でINT５５中にある。それらのパタ
ーンは同一であるが、VLD５３中のデイレイ及
びHRA５２中の２バイト・デイレイの和に相当
する位相シフトをもつている。それらの相対位相
は、同期化手順中に調節される。 RCC５１の受信バイト時間信号は、RCC５１、
AFD５４及びHRA５２の半分（即ち保留レジス
タ０）の操作を制御する。局所バイト時間信号
は、INT５５、VLD５３中及びHRA５２の他の
半分（即ち保留レジスタ１）の操作を制御する。
デイレイは、初期設定中に予め選択され、デイレ
イ・ポインタとしてAFD５４中に記憶される。 FCC５１中で、同期文字が正しくモジユーロ
２１間隔で到着するかどうかがチエツクされ、必
要な場合には、再同期化が行なわれる。 5.3 RCC５１及びHRA５２の詳細 第６Ａ図及び第６Ｂ図は、受信刻時制御回路
（RCC）５１及び保留レジスタ・アレイ（HRA）
５２の細部を示したものである。 直列ループ１には、受信クロツク引出し手段１
０１、コード違反認識手段１０２及びデータ・ビ
ツト認識手段１０３が接続されている。受信クロ
ツク引出し手段１０１は、データ・ビツト周波数
の二倍の周波数をもつ受信クロツク信号を回線１
０４上にもたらす。双安定回路１０５が、このク
ロツク信号を２で割り、受信ビツト・クロツク信
号を回線１０６上にもたらす。 コード違反認識手段１０２は、第３Ｃ図に示す
ような平常なコード化パターンに違反する信号パ
ターンを受取つた場合に、それを検出する。その
出力は、「同期化文字検出」信号をもたらすが、
それはデイレイ（遅延）ユニツト１０７によつて
約１バイトの期間だけ遅延されている。この信号
が発生する毎に、ラツチ１０８がセツトされ、次
のバイト・クロツク・パルス（線７２）でリセツ
トされて、同期文字の発生後１バイト期間の遅延
で１バイト期間の間、信号「Ｓ」が線１０９上で
使用可能となる。 いくつかのタイミング信号及びカウント信号を
発生させるために受信バイト調時ユニツト１１０
が設けられている。これは、（INT５５から与え
られる）線２７８上の同期外れ信号がアツプのと
き、ANDゲート１１１によつてデイレイ・ユニ
ツト１０７からの「同期文字検出」パルス毎にリ
セツトされ、線１０６上の受信ビツト・クロツク
のパルスによつて前進する。受信バイト調時ユニ
ツト１１０は、以下の各出力信号をもつている。 線１１４：受信ビツト・カウント（モジユーロ
８）（３個の並列ビツト） 線７２：受信バイト・クロツク（８番目のビツ
ト時間毎に１パルス） 線１１６：受信バイト・カウント（モジユーロ
２１）（５個の並列ビツト） RBT０／２１：受信バイト時間０＝同期文字 RBT１：受信バイト時間１＝宛先アドレス RBT２：受信バイト時間２＝起点アドレス RBT３〜１９：受信バイト時間３〜19＝制御
文字及び情報フイールド（17の連続
バイト期間） RBT２０：受信バイト期間20＝CRC文字 これらの信号は、モデム中の他の各種ユニツト
のタイミングを制御するものである。 データ・ビツト認識手段１０３は、受信した極
性変化の列（シーケンス）を線１１７上で０及び
１ビツトの列に変換する。非直列化機構１１８
は、受信ビツト・カウント信号１１４の制御下
で、レジスタ中で８個の連続データ・ビツトを累
積して保留レジスタ・アレイ５２に転送するため
にデータ線６３上で使用可能な１バイトに変え
る。データ線６３は、非直列化機構１１８からの
８本のビツト線を含み、これらは同期文字を受信
するとアツプになる単一ビツト線１０９と共に保
留レジスタ・アレイ（HRA５２）へ接続される。 第６Ｂ図に示されるHRA５２には、９個の並
列ビツト線によつて相互接続された二個の９ビツ
ト・レジスタ「HR０」１２１及び「HR１」１
２２が含まれる。HR０は、線７２上の受信バイ
ト・クロツクの各パルスにより、非直列化機構１
１８からのデータ・バイト及びラツチ１０８から
のＳビツトをロードされる。HR０の内容は、以
下に述べるようにRCC５１中で発生する線７３
上の局所バイト・クロツクの各パルスにより、
HR１に転送される。 HRA５２はさらにHR１からの受信情報を
VLD５３にゲートするための受信データ・ゲー
ト１２３及び同期解読器ゲート１２４を含んでい
る。受信データ・ゲート１２３は、HR１の８個
のデータ・ビツト位置に接続され、またインバー
タ１２５を介してＳビツト位置に接続されてい
る。これはＳビツトがゼロ（非同期文字）のと
き、データ・ビツトをその８本の出力回線にゲー
トさせる。 同期解読器ゲート１２４は、同期文字として受
信した情報を同期バイトに変換してVLD５３中
に記憶するために設けられている。VLD中に記
憶された同期バイトは先に第5.2節（同期文字の
処理）で述べた形式をもつている。 ビツトPDA、POA、Ａ及びＳに関する情報
は、受信同期文字から引出されたものとしてHR
１中に含まれるが、ビツトＢ（同報通信）及びＭ
（一致）に対するパルスは、それぞれAFD５４か
らの線１２６及び１２７上で受信される。同期解
読器ゲート１２４は、HR１からのＳビツトが１
の場合のみ、すなわちHR１が同期文字情報を含
む場合にのみ、活動状態となり、その（８＋１）
本の出力線上に同期バイトをもたらす。 マルチプレクサ（Ｍ）ユニツト１２８は、ゲー
ト１２３及び１２４の出力を組合せてVLD５３
に対する入力を形成する９本のデータ線中に入れ
る（これらの線のうち１３０の番号をつけたもの
１本は、同期バイト表示ビツトを搬送する）。同
期解読器ゲート１２４の出力線のうちの１本、す
なわち使用可能ビツトを転送する線は、AFD５
４ならびにINT５５に転送するための線１２９
に接続されている。 第６Ａ図を参照すると、２つのANDゲート１
３１及び１３３のグループならびにインバータ１
３５は、同期文字がモジユーロ２１に正しく到着
したかどうかをチエツクするため、図のように相
互接続されている。線１０９上のＳ表示ビツトが
線RBT０／２１上のパルスと同時にアツプにな
つている場合「同期時間OK」パルスが線１３７
上にもたらされる。しかしながら、RBT０／２
１パルスが発生しないときにＳ表示ビツトがアツ
プとなつた場合には、「同期時間エラー」パルス
が線１３８上に発生する。 RCC５１は、また第６Ｂ図に示すような局所
クロツク信号を発生させ、それを受信クロツク信
号に合わせるための手段を含んでいる。局所発振
器１５１が所与の周波数でクロツク・パルスを発
生させる。これは線１５２上で利用可能である。
局所発振器１５１は、決して受信クロツクよりも
小さいクロツク速度を持たないと仮定されている
（パルスのスキツプはループに沿つたビツト速度
を減らすことができるだけである）。局所クロツ
クが受信クロツクよりも２ビツト時間乃至４発振
器クロツク・パルスに相当する1/4バイト期間以
上先行するのを防止することが、クロツク監視手
段１５３の目的である。クロツク監視手段１５３
は、線１５２上の局所クロツク・パルス及び線１
０４上の受信クロツク・パルス用のカウンタ、な
らびにカウンタ内容の差が４になつたとき、線１
５４上でスキツプ要求パルスを出すスキツプ検出
器を含んでいる。このスキツプ要求パルスは、局
所発振器１５１に転送され、出力線１５２上で１
パルスのスキツプを生じる。双安定回路１５５
は、局所クロツク周波数を２で割り、線７４上に
局所ビツト・クロツクをもたらす。双安定回路１
５５の２つの出力は、読取り書込み半サイクルを
定義するのに用いられる。２つのANDゲート１
５６及び１５７がこの２つの出力に接続される。
これらANDゲートの他の入力は、各々INT５５
から局所バイト・クロツクを受信する線７３に接
続されている（バイト・クロツク・パルスは１ビ
ツト期間継続する）。出力線１５８及び１５９は、
各バイト期間毎にそれぞれ一つのバイト読取りパ
ルスと一つのバイト書込みパルスをもたらす。 5.4 AFD５４の詳細 第７Ａ図、第７Ｂ図及び第７Ｃ図はアドレス指
定フレーム配置回路（AFD）５４を、可変長デ
イレイ記憶装置（VLD）５３と共に示したもの
である。VLD５３は、32のアドレス指定可能な
バイト記憶位置をもつ緩衝記憶装置である。アド
レス及び読取り書込み制御信号は、AFD５４に
よつて与えられる。 フレーム同期化の目的でステーシヨン中の可変
遅延回路をセツトするためにデイレイ・ポインタ
装置１６７が設けられている。装置１６７は、
INT５５からの線２７５上に初期設定パルスが
現われたとき、１にリセツトされるカウンタであ
る。デイレイ・ポインタ装置１６７は、ANDゲ
ート１６８が条件付けられているとき局所バイ
ト・クロツク・パルス（線７３）によつて前進さ
れる。ANDゲート１６８は、ラツチ１６９の出
力によつて制御されるが、このラツチ１６９は
ANDゲート１７０からの出力パルスによつてセ
ツトされる。ANDゲート１７０の入力は、同期
バイトがVLD５３に転送されると活動状態にな
る線１３０（Ｓ）ならびに、ラツチ１７１の出力
に接続されている。ラツチ１７１のセツト入力は
線２８５に接続されている（マスタ設定信号）。
ラツチ１６９及び１７１のリセツト入力は、
INT５５からのバイト調時線LBT０／２１に接
続されている。 アドレス指定回路部分は、主としてモジユーロ
３２アドレス・カウンタ１７２、デイレイ・ポイ
ンタ装置１６７及びモジユーロ３２加算機構１７
３からなつている。アドレス・カウンタ１７２は
線７３上に与えられる局所バイト・クロツク・パ
ルスによつて連続的に前進される。加算機構１７
３は、カウンタ１７２及びデイレイ・ポインタ装
置１６７からのアドレスを受信して、その合計を
その出力にもたらすが、結果は所与のモジユーロ
３２即ち５ビツトのみである。 ゲート１７４は、読取りパルスが線１５８上に
現われると、アドレス・カウントをカウンタ１７
２からVLD５３へのアドレス指定線１７５に送
る。ゲート１７６は、書込みパルスが線１５９上
に現われると、加算機構１７３の出力をアドレス
指定線１７５に送る。即ち、例えば所与のバイト
期間中にアドレス・カウンタ１７２が９を含み、
デイレイ・ポインタ装置１６７が７を含んでいる
場合には、VLD５３の位置１６で書込みが起こ
り、位置９で読取りが起こる。７バイトの期間後
に、カウンタ１７２が16を含んでいる場合には、
位置２３で書込みが起こるが、読取りは位置１６
で起こる。 データ線６４上に現われた同期バイトがVLD
５３中に書込まれる時、第９ビツト線（線１３
０）上にＳパルスが発生する。ＳパルスはVLD
５３中の同期バイトを更新するために、線１８２
上のPDA及びPOAパリテイ同期更新情報又は線
１８３上に現われるフレーム配置同期更新情報が
VLD５３に正しく与えられるように同期更新回
路１８１を調整する。 第７Ｂ図及び第７Ｃ図に示したフレーム配置回
路部分は、受信フレーム中に含まれているアドレ
スを評価し、CRCのチエツクを行ない、受信し
た使用可能性ビツト、アドレス評価の結果ならび
にリンク・マネージヤからの局所伝送要求信号を
組合わせて、受信フレームをゲートする制御信号
あるいはリンク・マネージヤからの局所データを
ゲート・アウトする制御信号を発生する。 アドレス・ゲート１９１（第７Ｂ図）は、８本
のデータ線６３によつてRCC５１の出力に接続
されている。このゲートは、ORゲート１９２の
出力信号によつて制御される。更に、ゲート１９
２は受信バイト時間信号RBT１，RBT２をまた
ANDゲート１９３からはRBT３……１９及び線
２８１上の初期設定指示信号の組合せを受取る。
即ち、アドレス・ゲート１９１は、バイト時間１
及び２（即ち宛先アドレス及び起点アドレス）中
は常に開いているが、バイト時間３……19（即ち
制御文字及び情報フイールド）中は、ループ初期
設定期間の間だけ開いている。 AFD５４は、RCC５１から受信バイト時間信
号RBT１，RBT２，RBT３……１９、RBT２
０及びRBT０／２１を受取る。 アドレス・ゲート１９１によつてゲートされた
受信バイトは、比較機構１９５に送られるが、こ
の比較機構は、また線７５上で局所アドレス発生
機構（局所アドレス選択機構スイツチ）５７から
の局所アドレスを受取る。アドレス・ゲート１９
１から受取つたバイト乃至アドレスが線７５上の
局所アドレスより小さい（Ｒ＜Ｌ）場合には、線
１９６上にパルスがもたらされ、等しい（Ｒ＝
Ｌ）場合には、線１９７上にパルスがもたらされ
る。 アドレス・ゲート１９１の出力は、また解読器
１９８に送られるが、この解読器は、受信バイト
乃至アドレスが予め定めた同報通信アドレス（シ
ステム中の全てのステーシヨンにアドレス指定す
る）に等しい場合に、出力バルスをANDゲート
１９９に送る。RBT１（宛先アドレス）中に同
報通信アドレスが現われた場合、ANDゲート１
９９はパルスをラツチ１２０のセツト入力側に送
り、それによつてHRA５２に通じる線１２６上
の同報通信信号をアツプにする。 線１９７上のパルス（Ｒ＝Ｌ）は、RBT１の
間に発生した場合（即ち、宛先アドレス＝局所ア
ドレス）ANDゲート２００によつてパスされ、
ラツチ２０９をセツトして線１２７を活動化さ
せ、あるいはRBT２の間に発生した場合（即ち、
起点アドレス＝局所アドレス）ANDゲート２０
１によつて線２０２にパスされる。 CRC累算機構２０４は、またデータ線６３に
接続されている。これはRBT０／２１によつて
リセツトされるが、バイト時間RBT１……２０
中に活動状態となるインバータの出力によつて能
動化される。即ち、CRC累算機構２０４は、同
期バイト以外のフレームの全てのバイトを累算
し、RBT０／２１（同期文字時間）で既知のビ
ツト・パターン（例えば全てゼロ）を含むはずで
ある。 CRC累算機構２０４中のビツト・パターンは
解読器２０５が使用不能フレームの終りにAND
ゲート２０６から活動化信号を受取つたとき、解
読器２０５によつてテストされる。テストの際に
既知のビツト・パターンが存在しない場合、線２
０７を介してリンク・マネージヤに、また到着／
出発インターフエース回路５５にCRCエラー信
号が出される。ANDゲート２０６は、線１２９
上の利用可能信号パルスによつてセツトされ
RBT０／２１によつてリセツトされるラツチ２
０７の補出力から入力信号を受取り、及びデイレ
イ・エレメント２０８によつて遅延されたタイミ
ング線RBT２０から入力信号を受取る。 ORゲート２２１（第７Ｃ図）が線１２７
（DA＝局所）及び線２０２（OA＝局所）に接続
されている。その出力は、ORゲート２２２の一
入力に接続されている。ORゲート２２２の他の
入力は線２２０によつてラツチ２０７の真の出力
に接続されている。即ち、現フレームの宛先アド
レス又は起点アドレスのどちらかが局所アドレス
に等しい場合、あるいは各フレームの同期文字中
に利用乃至使用可能性が指示された場合には、線
２２３上に「フレーム利用可能」パルスが現われ
る。ANDゲート２２４は、ORゲート２２２の出
力及びリンク・マネージヤからの線２２５上の局
所伝送要求信号を受取つて、そのステーシヨンに
ついてフレームが利用可能であり、それが捕捉さ
れるべき場合には出力パルスを発生させる。この
パルスは、ラツチ２２６をセツトし、次にこのラ
ツチが局所アウト信号をもたらし、それが線２２
７上でINT５５に転送されて、局所フレームを
ゲート・アウトさせる。 ANDゲート２２８は、またORゲート２２２の
出力を受取り、インバータ２２９を介して局所伝
送要求信号の反転を受取る。ANDゲート２２８
は、そのステーシヨンについてフレームが利用可
能であるが、捕捉されるべきでない場合に、出力
パルスを発生させる。このパルスは、（線２８１
上の開始信号によつてインバータ２３７を介して
制御される）ANDゲート２３６ならびにORゲー
ト２３０を介してラツチ２３１をセツトし、次に
このラツチがゲート・スルー信号をもたらし、そ
れが線２３２上でINT５５に転送されて、受信
フレームの送信を制御する。 ANDゲート２３３の一入力は、インバータ２
３４を介してORゲート２２１の出力に接続さ
れ、もう一つの入力は、インバータ２３５及び線
２２０を介してラツチ２０７の真の出力に接続さ
れている。即ち、これは、フレームが使用可能と
マークされ、宛先アドレス又は起点アドレスなど
の局所アドレスを含んでいない場合、即ち当該フ
レームが利用可能でない場合に出力パルスをもた
らす。このパルスは、線２８１上の開始信号が非
活動状態のとき、インバータ２３７によつて条件
付けられるANDゲート２３８及びORゲート２３
０を介してラツチ２３１へ与えられそれをセツト
する。 ラツチ２２６及び２３１は、共に各フレームの
開始時に、即ちRBT０／２１によつてリセツト
される。 ANDゲート２２４の出力信号は、またセツト
Ａ信号として送られ、またANDゲート２３６の
出力信号はセツトＡ信号としてペアの線１８３の
同期更新回路１８１の入力に送られVLD５３中
に記憶されている同期バイト中の使用可能性ビツ
トを更新させる。 5.5 INT５５及びTED５６の詳細 第８Ａ図、第８Ｂ図、第８Ｃ図及び第８Ｄ図
は、到着／出発インターフエース回路（INT）
５５の細部を伝送コーダ・ドライバ回路（TED）
５６と共に示したものである。 第８Ａ図で、局所バイト調時装置２５１は、
RCC５１からの線７４上で受取つた局所ビツ
ト・クロツクによつて制御され、各フレーム期間
中に、同期バイト（０／21）、宛先アドレス
（１）、起点アドレス（２）、制御バイト及び情報
フイールド（３……19）ならびにCRC文字（20）
に対する各時間間隔を区別するための局所バイト
時間信号LBT０／２１、LBT１，LBT２，
LBT３……１９及びLBT２０をもたらす。局所
バイト・クロツクは出力線７３上にもたらされ
る。タイミング信号LBT１……１９はORゲート
２５８によつてもたらされる。 局所バイト調時装置２５１は、ORゲート２５
３を介して供給される線２５２上のスタート信号
によつて、あるいは再同期化パルスがANDゲー
ト２５４の出力に現われるとき、リセツト又はス
タートされる。 局所バイト調時装置２５１は、スタートした
後、受信データ流れと同期化されないが、規則的
な間隔の同期文字を含むデータ流れの局所での発
生を制御できる。局所バイト調時装置は、以下の
二つの条件の下で、それを受信データ流れに同期
化させるためにリセツトされる。 (a) 初期設定段階で局所アドレスよりも小さいア
ドレスを受取つた場合。 (b) モデムが初期設定段階にはなく、同期外れで
ある場合。 これらの条件下でVLD５３から同期バイトを
次に読取るには、その度にANDゲート２５４か
らの再活動パルスによつて局所バイト調時装置２
５１を再始動しなければならない。 ANDゲート２５４は、線２５９上で（上記二
条件を示す）スレーブ設定信号が活動状態のとき
にセツトされるラツチ２５５の出力によつて条件
付けられる。ANDゲート２５４は、Ｓパルスが
出力線２５６上に現われて、同期バイトの存在を
示す場合に再同期パルスを発生する。このＳパル
スは、デイレイ・エレメント２５７によつて遅延
されるが、やはりラツチ２５５をリセツトする。
線２５６及び２５９上での制御信号の発生につい
ては後で説明する。 局所バイト調時信号LBTは、対応する受信バ
イト調時信号RBT（RCC５１中で発生する）と同
じ速度及び継続時間を有するが、VLD５３によ
つて導入された遅延及びHRA５２の二個のレジ
スタによる２バイト期間の遅延に相当する位相シ
フトを示す。 ループ初期設定及び同期化の間のモデムの各状
態を区別し、また必要な制御信号を発生させるた
めに、初期設定ラツチ２７１、マスタ・ラツチ２
７２、スレーブラツチ２７３及び同期設定ラツチ
２７４の四つのラツチが設けられている。これら
は、以下のようにして制御される。 ラツチ２７１は、スタート・パルスが線２５２
上に現われた場合、あるいはANDゲート２７７
の出力が、ラツチ２７４の出力線２７８上に同期
外れ信号を生じ、また線２７９上にタイムアウ
ト・ユニツト２８７からタイムアウト・パルスが
生じた場合に、ORゲート２７６からの線２７５
上のパルスによつてセツトされる。ラツチ２７１
は、線２５９上のスレーブ設定信号又はORゲー
ト２８０を介した線３０１上の同期設定信号によ
つてリセツトされる。線２８１上の開始（初期）
出力信号は、そのモデムが初期設定段階にあるこ
とを示す。 ラツチ２７２は、モジユーロ４カウンタ２８２
がカウント値３に達したとき、線２８５上のパル
スによつてセツトされる。このカウンタは、線２
７５上の初期設定パルスによつてリセツトされ、
ANDゲート２８３から前進パルスを受取るが、
このゲートは線２８１上の開始信号によつて、
AFD５４からの線１９７上に現われる「Ｒ＝Ｌ」
パルス（自己アドレス受信）を通すように調整さ
れている。ラツチ２７２は、線２７５上の初期設
定パルス、又はORゲート２８６を介した線３０
１上の同期設定パルスによつてリセツトされる。
ラツチ２７２は、その出力線２８４上に、当該モ
デムがループ同期化を制御する一時的マスタとし
て選択されたことを示すマスタ信号をもたらす。 ラツチ２７３は、ORゲート２９１がANDゲー
ト２９２又はANDゲート２９３のどちらかから
パルスを受取つたときセツトされる。ANDゲー
ト２９２は、ORゲート３０２に、またインバー
タ２９４を介してラツチ２７１の開始線２８１に
接続されている。ANDゲート２９３は、AFD５
４からの「Ｒ＜Ｌ」信号線１９６に、またラツチ
２７１の開始線に接続されている。線２５９上の
スレーブ設定信号は、再同期化が必要なことを示
すが、ラツチ２５５の入力へ与えられる。ラツチ
２７３は、線２７５上の初期設定パルス又は線３
０１上の同期設定信号のどちらかによつて、OR
ゲート２９５を介してリセツトされる。ラツチ２
７３の出力線２９７上のスレーブ／同期要求信号
は当該モデムが初期設定段階にあるが一時的マス
タとして選択されなかつたこと、又は初期設定段
階の後一時的に同期外れとなつていることを示
す。 ラツチ２７４は、第８Ｄ図に示す同期化回路を
起点とする線３０１から同期設定パルスを受取つ
たときセツトされる。ラツチ２７４は、線２７５
上の初期設定パルスによつて、又は第８Ｄ図に示
す同期化回路を起点とする線３０３上の同期リセ
ツト信号によつて、線３０４及びORゲート３０
２を介してリセツトされる。ラツチ２７４の真の
出力信号（同期）は、線２９６上で使用可能であ
り、補出力信号（同期外れ）は線２７８上で使用
可能である。 同期外れ信号が出ると、タイムアウト・ユニツ
ト２８７がスタートする。この装置は、予め選択
した時間後に、その出力線２７９上にタイムアウ
ト信号をもたらし、それによつて、同期外れステ
ータス（及び再同期化プロセス）の継続時間が長
くなりすぎたとき、初期設定プロセスをスタート
させることができる。 第８Ｂ図及び第８Ｃ図は、INT５５の出発フ
レーム伝送部分を示したものである。AFD５４
中の受信バイト・タイミングと関連して発生され
る制御信号のタイミングを、INT５５中の伝送
部分を支配する局所バイト・タイミングに合わせ
るため、三つのラツチが設けられている。 ラツチ３１１は、ORゲート３１０からの信
号、ならびにタイミング信号LBT０／２１を受
取るANDゲート３１２の出力パルスによつてセ
ツトされる。ORゲート３１０の入力は、線１２
６（同報通信）及び１２７（DA＝局所）に接続
されている。ラツチ３１１は、当該ステーシヨン
にアドレス指定されたフレームのバイト０……20
をゲートさせるために、線３１３上に出力信号
（到着フレーム）をもたらす。 ラツチ３１４は、AFD５４からの線２２７上
の制御信号（局所アウト）ならびにタイミング信
号LBT０／２１を受取るANDゲート３１５の出
力パルスによつてセツトされる。ラツチ３１４
は、フレームのバイト０……20をゲートすること
により当該ステーシヨンから伝送するための出力
信号（局所アウト）２を線３１６上にもたらす。 ラツチ３１７は、AFD５４からの線２３２上
の制御信号（ゲート・スルー）ならびに、タイミ
ング信号LBT０……／２１を受取るANDゲート
３１８の出力パルスによつてセツトされる。ラツ
チ３１７はフレーム全体を受信機構からモデムを
介して送信装置にゲートさせるための出力信号
（ゲート・スルー２）を線３１９上にもたらす。 三つのラツチ３１１，３１４及び３１７は全
て、タイミング信号LBT２０によつてリセツト
され、タイミング信号LBT０／２１のスタート
直前にデイレイ・エレメント３２０によつて遅延
される。 二つのバイト幅ゲートが設けられており、共に
VLD５３の出力線６５に接続されている。デー
タアウト・ゲート３２１は、線３１９上の制御信
号（ゲート・スルー２）、線２９７上のスレーブ
及び局所アウト２信号（線３１６）を、バイト時
間LBT０／２１（同期バイト）中にANDゲート
３２６を介して受取るORゲート３２２の出力に
よつて制御される。データアウト・ゲート３２１
は、活動化されると、線６５からの信号を線３２
３にゲートさせるが、この線は三つのソースから
の入力信号を組合せるマルチプレクサ３２４の入
力の一つに接続されている。 局所到着データ・ゲート３２５は、線３１３上
の到着フレーム信号によつて制御される。これ
は、活動化されると、線６５からの信号を線２９
に伝達するが、線２９はリンク・マネージヤ２１
のデータ入力線である。 ゲート３２１は、第９ビツト乃至Ｓビツト用の
出力線２５６を備えているが、この線は、同期バ
イトがデータアウト・ゲートによつて転送される
と活動化される。線２５６上のパルスは遅延され
たデータ流れに合わせるため局所バイト調時装置
（第８Ａ図）に転送される。 線３１３は、またゲート３２５によりフレーム
がゲートされ始めたとき到着フレーム信号を転送
するためにリンク・マネージヤ２１に接続されて
いる。線３１６は、また局所出発フレームのため
の制御信号（局所アウト２）が生じたときそれを
転送するために、リンク・マネージヤ２１に接続
されている。 出発データ収集回路 マルチプレクサ３２４は、データアウト・ゲー
ト３２１からの線３２３上のデータ、局所出発デ
ータ・ゲート３３２からの線３３１上のデータ及
び局所アドレス・ゲート３３４からの線３３３上
のデータをアセンブルして、８本の線３３５上の
単一バイト流れにする。 局所出発データ・ゲート３３２は、そのデータ
入力部をリンク・マネージヤの９本の並列デー
タ・アウト線３０に接続されている。その制御入
力部は、ANDゲート３３７に接続されているが、
このANDゲートはその入力部で線３１６上の局
所アウト２制御信号、またORゲート３３８から
時間信号LBT１及びLBT３……１９の組合わせ
を受取る。 ゲート３３２の出力線は、またパリテイ検査装
置３３９の入力部に接続されているが、このパリ
テイ検査装置は、線７３上の局所バイト・クロツ
クによつて調時され、パリテイビツトがデータ・
ビツトと合致しない場合にはその出力線３４０上
にパリテイ・エラー・パルスを発生する。 局所アドレス・ゲート３３４は、そのデータ入
力部が線７５を介して局所アドレス選択機構スイ
ツチ５７に接続されている。その制御入力部は、
ORゲート３４１に接続されているが、このOR
ゲートは入力部がANDゲート３４２及び３４３
の出力部に接続されている。ANDゲート３４２
の入力部は、局所アウト２線３１６及び調時信号
線LBT２に接続されている。ANDゲート３４３
の入力部は、開始線２８１及び調時信号線LBT
１……１９（ORゲート２５８の出力）に接続さ
れている。 ANDゲート３４５は、リンク・マネージヤか
らの線３４６上の最終バイト出力信号ならびにイ
ンバータ３４７から調時信号LBT２０の補数信
号を受取る。最終バイト出力信号は、デイレイ・
エレメント３４４によつて１バイト期間だけ遅延
されている。その結果線３４８上に生じる信号
は、線３４０上の信号とORゲート３４９中で組
合わされ、その結果が出発フレーム無効信号とし
て、線３５０からリンク・マネージヤに転送され
る。この信号は、出発フレームの転送中にパリテ
イ・エラーが検出されたとき、又はリンク・マネ
ージヤの最終バイト出力信号がバイト時間１９
（情報フイールドの最終バイト）中に発生しない
場合に活動状態となる。 線３３５上の信号は、８ビツト・ゲート３５２
又は８ビツト・ゲート３５３によつてマルチプレ
クサ３５１（第８Ｃ図）に転送される。ゲート３
５２は、調時信号LBT１……１９（ORゲート２
５８の出力）によつて開かれる。線３５４上のゲ
ート出力信号は、またCRC累算機構３５５に転
送されるが、この累算機構は連続バイトを累算し
て、循環冗長検査（CRC）文字を得る。累算機
構３５５は、各フレームの始めに信号LBT０／
２１によつてリセツトされ、局所バイト・クロツ
ク（線７３）によつて前進される。 ゲート３５３は、ANDゲート３５６の活動出
力信号によつて開かれる。ANDゲート３５６は、
入力として線３１９上のゲート・スルー２信号及
び調時信号LBT２０を受取る。 ８ビツト・ゲート３５７は、ANDゲート３５
８が活動出力信号をもつとき開かれ、CRC累算
機構３５５の内容をマルチプレクサ３５１にゲー
トする。ANDゲート３５８はゲート・スルー２
信号線３１９に接続されたインバータ３５９から
の入力部及び調時信号線LBT２０を備えている。
即ち、マルチプレクサ３２４から（ゲート３５３
を経て）転送されたCRC文字又は局所的に発生
さた累算機構３５５からのCRC文字のどちらか
が、マルチプレクサ３５１に送られる。 線３５５上の信号は、また８ビツト・ゲート３
６０が調時信号LBT０／２１によつて開かれて
いるときこのゲートによつてマルチプレクサ３６
１を経て同期バイト変換器３６２に転送される。
同期バイト・レジスタ３６３の内容は、ANDゲ
ート３６５によつて出力制御パルスが与えられる
と、ゲート３６４を経て同期バイト変換器３６２
に転送される。ANDゲート３６５への入力は、
線２８１上の開始信号及びLBT０／２１パルス
である。同期バイト・レジスタ３６３は、初期設
定段階中に同期文字を発生させるために必要な情
報を永続的に与える。同期バイト変換器３６２は
それが入力として受取つた同期バイトを同期解読
器ゲート１２４（第６Ｂ図）の操作と逆の操作で
第5.2節に示したのと同じコード変換テーブルを
使用して、同期文字情報に変換する。同期バイト
変換器の出力線６７はTED５６の同期文字発生
回路に接続されているが、この回路はコード違反
ならびに使用可能性及びアドレス・パリテイ情報
を含む、同期文字信号を発生する。 マルチプレクサ３５１の出力、即ち８ビツト・
バイトは、直列化機構３６６によつて連続する２
ビツト・グループに変換されるが、この直列化機
構は、また線７４上の局所ビツト・クロツクを受
取る。上記の２ビツト・グループは、線６６上で
HED５６のコーダ回路に転送されるが、このコ
ーダ回路は、一連の極性変化を発生して、リンク
１上へ転送する。 同期化及びフライホイール回路 第８Ｄ図は、INT５５内の同期化回路ならび
にフライホイール機構を示したものである。OR
ゲート３７０は、マスタ設定信号及びスレーブ設
定信号が現われたとき、カウンタ３７１をゼロに
リセツトするため、線２８５及び２５９に接続さ
れている。カウンタ３７１はモジユロ４カウンタ
である。カウンタ３７１は、カウント＝０を示す
出力線３７２及びカウント＝３を示す出力線３７
３を備えている。更にこのカウンタは、増分入力
線３７４及び減分入力線３７５を備えている。 各々二つのANDゲートと一つのインバータを
含む試験回路３７６，３７７，３７８，３７９な
らびに２個のORゲート３８０及び３８１が存在
する。これらのゲートは、第８Ｄ図に示すように
信号線１３７（同期時間OK）、１２９（使用可
能）、２０７（CRCエラー）、１３８（同期時間
エラー）、３７２（カウント＝０）及び３７３
（カウント＝３）に相互接続されている。４本の
入力線１３７，１２９，２０７，１３８上の信号
状態、ならびにカウンタの内容に応じて、試験回
路３７８及び３７９の２本の出力線３７４，３７
５がパルスを出し、それによつてカウンタ３７１
の内容が増分又は減分される。更に同期設定パル
スが線３０１上に現われ、あるいは同期リセツ
ト・パルスが線３０３上に現われる。線３０１及
び３０３上のパルスはラツチ２７４（第８Ａ図）
をセツト又はリセツトする。 次表は、入力信号の状態とカウンタ内容との組
合せによつて４本の線３０１，３０３，３７４，
３７５上でどのようにパルスが発生するかを示し
たものである。 フライホイール変更ならびに同期状態のセツ
ト／リセツトに関する条件

【表】 ６ ループ初期設定及び同期化 6.1 基本手順 同期化を必要とする状況は、二通りある。 (a) 全ステーシヨンのモデムが同期外れである、
即ち全ループ・システムが非同期化されてい
る。例えば、システムがオンに切換えられた場
合、あるいは故障が永続的である場合がそうで
ある。 (b) １つのモデムが同期外れであるが、ループ・
システム、即ち他の全てのステーシヨンのモデ
ムは、依然として同期的に作動している場合で
ある。 本発明の実施例において、同期化のために三つ
の手順が設けられており、状況(a)即ちループ初期
設定にはそのうち三つ全てが必要あるが、状況(b)
即ち単一モデムの同期化には、第三の手順のみが
必要となる。 この三つの手順とは、以下の通りである。 (1) 一時的マスタ選択 (2) ループ遅延調節 (3) モデム同期化（及び再同期化） 一時的マスタ選択手順では、ループ上でバイト
の同期化が実現され、最低位のアドレスをもつス
テーシヨンのモデムが一時的マスタとして選択さ
れ、次にこれがループ上のフレーム同期化を制御
する。ループ遅延調節手順では、一時的マスタの
モデムがその内部遅延を調節して、ループ上の遅
延の合計が基本フレーム継続時間の整数倍となる
ようにする。最後に、モデム同期化手順では、既
にバイト同期化されている（フレーム同期化はさ
れていない）各モデムが、一時的マスタによつて
決定されるループ・フレーム期間に対して自己同
期化する。 通常の操作中、各モデムはフライホイール型機
構を用いてその同期条件を絶えずチエツクし、同
期外れであることを検出した場合、再びモデム同
期化手順をスタートさせる。この同期チエツク
は、第三の手順の一部である。三つの手順の相互
作用は第９図の概略図に図示してある。 三つの手順の詳細ならびにこれまで説明した機
能ユニツト及び回路の動作について、次により詳
しく説明する。 (1) 一時的マスタ選択 一時的マスタ選択手順の流れ図が、第１０図
に示してある。各モデムは、ループが同期外れ
である（所与のタイムアウト期間を越えてモデ
ムの同期化努力が不成功）ことを検出すると、
その同期カウンタをリセツトして、コード違反
を含む同期文字、続いて連続したフレーム中の
全バイト・フイールドにそれ自身のアドレスを
入れて局所クロツク速度で伝送する。各モデム
は、更に同期文字の到着を待ち、同期文字を検
出すると、その受信器をバイト本位で同期化す
る。次にモデムは、アドレスとして受取つたバ
イトをそれ自体の局所アドレスと比較し、その
結果以下の三つの動作の何れかを実行する。 (a) 受取つたアドレスが局所アドレスよりも小
さい場合：自身のアドレスを送ることを停止
し、局所バイト・カウント（モジユーロ２
１）をリセツトし、次に受取つた同期文字の
後のCRC文字から累算を開始し、受取つた
バイト、即ち別のステーシヨンの低位アドレ
スを伴う同期文字を転送し、モデム同期化手
順を開始する。 (b) 受取つたアドレスが局所アドレスよりも大
きい場合：21番目のバイト期間毎に同期文字
を含む連続バイト・スロツト中で局所アドレ
スの伝送を継続し、受取つたデータ中で同期
文字を捜し、アドレスを比較することを続け
る。 (c) 受取つたアドレスが自身のアドレスに等し
い場合：モジユーロ４カウンタを前進させ
る。カウンタ内容が３の場合は、各モデムを
「一時的マスタ」としてセツトし、ループ遅
延調節手順を開始する。 (2) ループ遅延調節 自身のアドレスを受取つたために一時的マス
タとして選択されたステーシヨン・モデムはル
ープ遅延調節手順を用いて、その可変長デイレ
イ記憶装置VLD中の記憶継続時間を増加させ
てループ伝播合計時間がフレーム継続時間の整
数倍となるようにする。即ち同期文字を21番目
のバイト期間毎に受取らねばならない。 第１１図は、この手順の流れ図を示したもの
である。一時的マスタは、使用可能とマークさ
れた同期文字を、自身の局所アドレスを表わす
バイトに続いて、モジユーロ２１で伝送し続け
る。一時的マスタは、更に同期文字の到着を待
ち、検出された同期文字がモジユーロ２１に到
達したか否かをチエツクする。そうでない場合
には、同期バイトの受信時間と局所伝送時間の
差がカウントされ、デイレイ・ポインタとして
AFD５４に記憶されて、VLD５３中のデイレ
イを当該量だけ増加させ、チエツクが続けられ
る。同期文字が正しいモジユーロ２１のタイミ
ングで三度続けて到着すると、「同期化」標識
が各モデム中でセツトされる。次に、モデムは
使用可能とマークされた、有効なCRC文字を
含むフレームの伝送を開始する。次いでモデム
は通常の操作を開始する。 (3) モデム同期化／再同期化 第三の手順は、ループ初期設定中に一時的マ
スタとして選択されなかつた各モデムの初期同
期化のために、また他のモデムが依然として正
常に作動している場合、単一のモデムが同期外
れとなつたときの再同期化のため、ならびに現
フライホイール同期チエツク機構のために使用
される。この手順の流れ図は、第１２図に示し
てある。 この手順に入ると、そのモデムでタイムアウ
トが生じ、所与の時間内に同期化を達成できな
い場合には完全なループ初期設定が開始でき
る。 モデムは、受取つたデータを受信速度でリン
ク上の次のステーシヨンにパスし続け、モジユ
ーロ４カウンタがゼロにリセツトされる。同期
文字を受取ると、それがモジユーロ２１に到達
したか否か及び各フレーム中で受取つたCRC
文字が受信データと適合するかどうかがチエツ
クされる（使用不能フレームについてのみ
CRCチエツク）。同期文字がモジユーロ２１に
到達せず、モデムがまだ同期化されていない場
合には、局所バイト・カウント（モジユーロ２
１カウンタ）がリセツトされ、再びタイムアウ
トが再開始される。 到達時間がモジユーロ２１でない場合、ある
いはCRCチエツクが否定的な場合には、モジ
ユーロ４カウンタが既に０であるか否かがチエ
ツクされる。そうでない場合には、フライホイ
ール・カウントが１単位だけ減らされる。モジ
ユーロ４カウンタが既にゼロになつている場合
にはモデムが同期外れ状態にセツトされる（こ
の事実は、一時保留操作のために、リンク・マ
ネージヤに指示される）。 モジユーロ２１への到達チエツク及びCRC
チエツクが肯定的な場合には、モジユーロ４カ
ウンタが既に３であるかどうかがチエツクされ
る。まだそうなつていない場合には、フライホ
イール・カウントが１単位だけ増加される。既
に３になつている場合には、モデムが同期状態
にセツトされる（操作が再開できるように、リ
ンク・マネージヤに通知される）。 タイムアウト信号をこの手順中にタイムアウ
ト・ユニツトから受取つた場合、当該モデムだ
けでなくループ・システム全体が同期外れであ
ると仮定して、完全なループ初期設定（手順
１）が開始される。 6.2 初期設定及び同期化中のモデム機能ユニツ
トの操作 本節では、これまで説明した各機能ユニツト及
びエレメントの操作を、初期設定及び同期手順と
関連させて、簡単に説明する。 初期設定 あるステーシヨン又はシステム全体がオンにス
イツチされると、スタート信号が局所バイト調時
装置２５１（第８Ａ図）をリセツトし、次いで調
時装置２５１は当初受信クロツクとは独立してラ
ンしている局所ビツト・クロツクによつて制御さ
れながら、モジユーロ２１の操作を開始する。ま
た、初期設定ラツチ２７１がセツトされる（ラツ
チ２７２，２７３及び２７４はリセツトされる）。 この状態で、ステーシヨンは同期文字モジユー
ロ２１を同期バイト・レジスタ３６３（第８Ｃ
図）によつて決定された「使用不能標識」をつけ
て、TED５６（第８Ｃ図）からループ１に伝送
する。各同期文字の後に続く19バイトはそのステ
ーシヨンの局所アドレスであり、それは局所アド
レス選択機構スイツチ５７（第８Ｂ図）によつ
て、マルチプレクサ３２４及び３５１（第８Ｃ
図）を介して与えられる。各グループ中の21番目
のバイト、即ち次の同期文字の前のバイトは、
CRC累算機構３５５からのCRCバイトである。 このようにして使用不能同期文字及びそれ自身
のアドレスを繰返して伝送しながら、モデムは入
力信号を監視するが、先ず受信クロツク引出し手
段（第６Ａ図）によつてクロツク速度を認識す
る。その後、同期文字を認識すると（コード違
反）、モデムは受信バイト調時ユニツト１１０を
リセツトし、調時ユニツト１１０は受信ビツト・
クロツクによつて走行状態を保ち続ける。調時ユ
ニツト１１０は、次にまた受信ビツト・カウン
ト、受信バイト・クロツク及び受信バイト・カウ
ントを与える。受信バイト調時ユニツトは、その
ステーシヨンが同期外れである限り、受取つた各
同期文字によつてリスタートされる。 受信クロツクが認識されると、平均の局所パル
ス速度を常に低い受信パルス速度に適合させるた
めのパルス・スキツプ制御信号を出すクロツク監
視手段１５３（第６Ｂ図）によつて、局所クロツ
ク速度が受信クロツクに適合される。 このとき、受信バイト調時ユニツトの制御下
で、認識されたビツトのシーケンスをバイトにア
センブルして、保留レジスタHR０及びHR１を
介して可変長デイレイ記憶装置（VLD）５３中
にシフトすることができる。記憶位置は、局所バ
イト・クロツクの制御下で、順次に且つ循環的に
アドレス指定され、各バイトの書込み及び読取り
の間に１バイト期間が初期シフト（オフセツト）
される（デイレイ・ポインタ装置１６７の内容が
１）。ただしVLD中に記憶されたバイトは、初期
設定中は使用されない。 各入力同期バイトの後に受取つたバイト１……
19は、比較機構１９５（第７Ｂ図）中でそのステ
ーシヨンの局所アドレスと比較される。受取つた
バイトが局所アドレスよりも大きい間は、何も変
化しない。受取つたバイトと局所アドレスの比較
が続けられ、また使用不能同期文字が局所アドレ
ス・バイトを伴つて転送され続ける。ただし、受
取つたバイトが局所アドレスよりも小さい、ある
いは等しい場合には、線１９６又は線１９７上の
信号パルスが変化を起こす。 一時的スレーブ・モード Ｒ＜Ｌ（受取つたバイトが局所アドレスよりも
小さい）の場合、当該モデム中でスレーブ・ラツ
チ２７３（第８Ａ図）がセツトされ、初期設定ラ
ツチ２７１がリセツトされる。その結果、次のよ
うになる。 (1) 同期文字はもはや局所的に発生されず、局所
アドレスはもはや伝送されない。 (2) データアウト・ゲート３２１（第８Ｂ図）が
開いて、VLDから受取つた同期バイトを含む
データがモデムによつてリンクへ送られる。 (3) モジユーロ４カウンタ３７１（第８Ｄ図）が
リセツトされて、同期化手順を開始する。 (4) スレーブ設定パルスがラツチ２５５（第８Ａ
図）をセツトし、ラツチ２５５はVLDから出
る次の同期バイトをして局所バイト調時ユニツ
ト２５１（第８Ａ図）をリセツトせしめる。 (5) 各同期文字が（モジユーロ２１でない）誤つ
たタイミングで受取られると、モデムがゼロの
フライホイール・カウンタである限り（カウン
タ３７１、第８Ｄ図）、局所バイト調時ユニツ
ト２５１（第８Ａ図）が再スタートされ、モデ
ムが同期外れである限り受信バイト調時ユニツ
ト１１０（第６Ａ図）が再スタートされる。即
ち、スレーブ・モードにあるモデムは受取つた
データを繰返し、入力同期文字に再同期化させ
る。 一時的マスタ・モード 最低位アドレスをもつモデムは、最後にそれ自
身のアドレスを受取り、線１９７（第７Ｂ図）上
にパルスを生じる。これはマスタ・ラツチ２７２
（第８Ａ図）をセツトさせるが、初期設定ラツチ
２７１をセツトされた状態に保つ。その結果、次
のようになる。 (1) モデムが（それが同期状態になく依然として
初期設定状態にある限り）使用不能同期文字を
それ自身のアドレスを伴つて送り続ける。 (2) モジユーロ４カウンタ３７１（第８Ｄ図）が
リセツトされて、同期化手順を開始する。 (3) モデムが同期状態にない限り、受取つた各同
期文字が受信バイト調時ユニツト１１０（第６
Ａ図）をリセツトする。 (4) マスタ設定パルスが、デイレイ・ポインタ回
路１６８……１７１（第７Ａ図）を条件付け
る。それによつて次の受信同期バイトがVLD
５３へ書込まれるとき（線１３０上のＳビツ
ト）と局所で発生された次の同期バイトがリン
クへ送られるとき（調時信号LBT０／２１）
との間に、デイレイ・ポインタ装置１６７は前
進パルスを受取る。即ち、同期バイトがVLD
５３中に書込まれる時間と、それがVLD５３
から読取られるべき時間との間のバイト期間数
として遅延が決定される。それは依然として局
所で発生されている同期バイトを伝送回路へ厳
密に合致させるためである。必要な遅延が一度
決定されると、それは次の初期設定手順まで、
一時的マスタのモデムのデイレイ・ポインタ装
置１６７（第７Ａ図）に保持され、AFD５４
中のアドレス指定回路を介して、フレーム間隔
の整数倍である総ループ遅延を得るのに必要な
遅延をVLD５３中に生じる。 即ち、一時的マスタは、局所的に発生される
同期文字及び局所アドレスを依然として伝送し
ながら、それ自身のデータ流れを逆に受取る。
このデータ流れはVLD５３を発生されたデー
タ流れと厳密にフレーム同期化させる。その後
に一時的マスタのモデムが同期状態（次項で説
明する）にスイツチされると、使用不能デー
タ・フレームの発生が停止されるが、逆に受取
られたフレームは繰返される。ただし、そのス
テーシヨンがそれ自身のアドレスを受取り、初
期設定状態が完了するとゲート・スルー・ラツ
チ２３１（第７Ｃ図）がセツトされるので次に
フレームが使用可能となる。 同期化／再同期化 初期フレームの同期化及び再同期化には、同じ
手順及び回路構成が使用される。それが同期外れ
のとき、そのステーシヨンが同期化されていると
いえる前に、フレームを三度正しく受取ることが
必要である。そのステーシヨンが同期外れになつ
ているといえる前に、三度誤つたフレームを受取
ることが必要である。 モジユーロ４カウンタ３７１（第８Ｄ図）は、
フライホイール・カウンタであり、スレーブ設定
パルス及びマスタ設定パルスによつてリセツトさ
れる。同期文字が正しい時間（同期時間OK）に
受取られ、フレームが使用不能な場合にCRCエ
ラーが検出されない度毎に、増加パルスが線３７
４上でカウンタ３７１に送られる。このことが３
度起こつた後（カウンタ内容＝３）同期設定パル
スが線３０１上に生じて、同期ラツチ２７４をセ
ツトする。線３０１上のパルスはまた、ラツチ２
７１，２７２，２７３をリセツトすることによ
り、一時的マスタ状態又は一時的スレーブ状態を
終了させる（第８Ａ図）。 モデムはまた「同期中」信号を線２９６上でそ
のステーシヨンのリンク・マネージヤに与え、リ
ンク・マネージヤは通信操作を開始することがで
きる。両方のバイト・カウンタは、変化なしにモ
ジユーロ２１をランさせ続ける。 次に、同期文字が誤つたタイミングで到着した
場合（同期時間エラー）又は使用不能フレームを
CRCエラーと共に受取つた場合には、減少パル
スが線３７５上でカウンタ３７１に与えられる。
しかし、一回のかかるエラー（又は二回でも）は
許容され、操作を変化させない。ただし、三回連
続して同期時間エラー又はCRCエラーが検出さ
れると、カウンタ３７１はゼロとなり、同期リセ
ツト・パルスが線３０３上に生じて、同期ラツチ
２７４（第８Ａ図）をリセツトする。その結果、
スレーブ・ラツチ２７３が再びセツトされ、先に
述べた手順が再び開始する。「同期外れ」信号も
また、線２７８上でモデムからリンク・マネージ
ヤに転送される。その結果リンク・マネージヤは
データ損失を回避するため通信操作を停止するこ
とができる。 ７ 故障個所の自動決定 7.1 原理及びループ条件 初期設定中に一時的マスタを決定するときに使
用される手順及び手段を、少し修正してループ上
の故障、例えば破壊の自動決定にも使用すること
ができる。これは、ループ初期設定の試みが成功
しなかつた場合に、必要となることがある。 その原理は次の通りである。第１３図に示すよ
うに、ループ上の各ステーシヨンにアドレスを上
昇順に（必ずしも連続的でなくてもよい）与え
る。次に、例えばステーシヨン６及び９の間のル
ープ破壊によつてモデムが同期外れとなる。第６
節に述べた初期設定手順を開始すると、ステーシ
ヨン１１，１２及び２はステーシヨン９のアドレ
スを受取り、ステーシヨン３及び６はステーシヨ
ン２のアドレスを受取る。タイムアウト（即ち初
期設定手順の不成功）の後、受取つたアドレス
を、それ自身のアドレス又はより低位のアドレス
を受取つていないモデム中で、表示用又は質問用
の特別レジスタにゲートさせることができる。こ
のステーシヨンは、最低位アドレスのステーシヨ
ン、即ちステーシヨン２であり、記憶又は表示さ
れた受信アドレスは、ループ上の故障個所の次に
あるステーシヨンを示す。 ループ上で上昇順アドレス順序を使用し、また
本発明のアドレス比較・交換原理を使用して、当
然のことながら、上記に述べた方式以外にも、最
低位アドレスのステーシヨンによつて受取られた
アドレスを決定し、故障個所を見つける方式を考
えることができよう。 7.2 追加のモデム機能 故障個所決定操作を処理するため、第１４図に
示したような２、３の追加機能を各モデムに組込
むことができる。 タイムアウト・ユニツト３９１は、初期設定パ
ルスが線２７５上に現われるとスタートする。こ
のパルスはまたラツチ３９２をリセツトする。時
間信号がタイムアウト・ユニツト３９１上に現わ
れているとき、線２８１上に依然として開始状態
が示されている場合には、ANDゲート３９３が
ラツチ３９２及び３９４をセツトするパルスを出
す。ラツチ３９２の出力線３９５は、システムの
故障を指示する。これはまた警告信号をスタート
させることができる。 ラツチ３９４の出力信号は、RBT２（起点ア
ドレス・バイト時間）でANDゲート３９６によ
つて、書込み信号として特別のレジスタ３９７へ
与えられ、また制御信号としてゲート３９８へ与
えられる。次に、ゲート３９８は保留レジスタ・
アレイ５２の入力線６３上で使用可能となる受信
アドレスをレジスタ３９７へ与える。このアドレ
スは、表示装置３９９で表示し、あるいは制御線
４００上の読取り信号によつて出力線４０１に送
ることができる。

【図面の簡単な説明】

第１図は複数の演算処理システムを相互接続す
るループ通信システムの構成を示し、第２図はル
ープ上を移動するデータのフレーム形式を示し、
第３Ａ図乃至第３Ｃ図はループ上の任意バイトな
らびに同期文字の信号波形を示し、第４図はプロ
セツサ・システムをループに接続するステーシヨ
ンの構成を示し、第５図はステーシヨンにおける
モデムの構成を示し、第６Ａ図及び第６Ｂ図はモ
デムにおける受信刻時制御回路ならびに保留レジ
スタ・アレイの詳細な構成を示し、第７Ａ図乃至
第７Ｃ図はモデムにおけるアドレス指定フレーム
配置回路の詳細な構成を示し、第８Ａ図乃至第８
Ｄ図はモデムにおける到着／出発インターフエイ
ス回路の詳細な構成を示し、第９図はループ初期
設定及び同期化手順の概観を示し、第１０図は一
時的マスタ選択手順の流れ図を示し、第１１図は
ループ遅延調節手順の流れ図を示し、第１２図は
同期化／再同期化及びフライホイール手順の流れ
図を示し、第１３図は自動的に故障個所を決定す
るためのループ構成を示し、第１４図は自動的に
故障個所を決定するためのモデムの付加回路を示
す。 ２０…モデム、２１…リンク・マネージヤ、２
２…記憶セクシヨン、２３…チヤネル・インター
フエイス制御装置、２４…チヤネル母線、２５…
制御記憶アレイ、２６…データ記憶アレイ、２７
…作業待ち行列記憶装置、５１…受信刻時制御回
路、５２…保留レジスタ・アレイ、５３…可変長
デイレイ記憶装置、５４…アドレス指定フレーム
配置回路、５５…到着／出発インターフエイス回
路、５６…伝送コーダ・ドライブ回路、５７…局
所アドレス選択機構スイツチ、５８…バイパス回
路。

Claims (1)

1. 【特許請求の範囲】 １ 通信リンクによつて直列に相互接続され且つ
   それぞれが独自のアドレス・コードによつて識別
   可能な複数のステーシヨンを含む対等分散型の直
   列ループ・データ通信システムにおいて、上記ス
   テーシヨンの１つを一時的マスタ・ステーシヨン
   と設定することにより上記システムの同期化操作
   に使用される固定長フレームを発生させるため、
   各ステーシヨンが次の構成要素を具備しているル
   ープ初期設定システム。 (イ) 上記ループ中の先行するステーシヨンから送
   信されたアドレス・コードを受信する手段。 (ロ) 上記受信したアドレス・コードと当該ステー
   シヨンのアドレス・コードとを比較する手段。 (ハ) 上記受信したアドレス・コードが当該ステー
   シヨンのアドレス・コードよりも小さいとき上
   記ループ中の次のステーシヨンへ上記受信した
   アドレス・コードを送信する手段。 (ニ) 上記受信したアドレス・コードが当該ステー
   シヨンのアドレス・コードよりも大きいとき上
   記受信したアドレス・コードを含むフレームを
   破棄するとともに、上記ループ中の次のステー
   シヨンへ当該ステーシヨンのアドレス・コード
   を継続的に送信する手段。 (ホ) 当該ステーシヨンのアドレス・コードに対応
   するアドレス・コードを上記ループ中の先行す
   るステーシヨンから所定の回数だけ受信したと
   き当該ステーシヨンを一時的なマスタ・ステー
   シヨンとして設定するとともに、他のステーシ
   ヨンによつて同期を行なうために使用されるよ
   うに同期文字及び当該ステーシヨンのアドレ
   ス・コードを含むフレームを継続的に発生して
   上記ループ中の次のステーシヨンへ送信する手
   段。 (ヘ) 可変長遅延手段。 (ト) 当該ステーシヨンが一時的なマスタ・ステー
   シヨンとして設定されたとき、上記ループの総
   伝播時間が各フレーム期間の整数倍となるよう
   に上記可変長遅延手段の延長量を調節してこれ
   を上記ループ中に導入する手段。