JPS5984459A - ゲ−トタ−ンオフサイリスタモジユ−ル - Google Patents
ゲ−トタ−ンオフサイリスタモジユ−ルInfo
- Publication number
- JPS5984459A JPS5984459A JP57194823A JP19482382A JPS5984459A JP S5984459 A JPS5984459 A JP S5984459A JP 57194823 A JP57194823 A JP 57194823A JP 19482382 A JP19482382 A JP 19482382A JP S5984459 A JPS5984459 A JP S5984459A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- gate
- gto
- cathode
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
Landscapes
- Thyristors (AREA)
- Thyristor Switches And Gates (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はゲートターンオフサイリスタ（ＧＴＯ）モジ
ュールのゲートトリガ一端子の位置に関するものである
。
ュールのゲートトリガ一端子の位置に関するものである
。
一般に、ゲート信号によってターンオン、ターンオフす
る機能をもつ半導体装置としてゲートターンオアサイリ
スタ（Ｇａｔｅ−Ｔｕｒｎ−Ｏｆｆ−Ｔｈｙｒｉｓｔｏ
ｒ ：ＧＴＯ）がある。近年ＧＴＯは新たな電力半導体
装置として注目をあびており、２ＯＡから現在では１０
０ＯＡの陽極電流を制御可能なものが開発されている。
る機能をもつ半導体装置としてゲートターンオアサイリ
スタ（Ｇａｔｅ−Ｔｕｒｎ−Ｏｆｆ−Ｔｈｙｒｉｓｔｏ
ｒ ：ＧＴＯ）がある。近年ＧＴＯは新たな電力半導体
装置として注目をあびており、２ＯＡから現在では１０
０ＯＡの陽極電流を制御可能なものが開発されている。
また、ＧＴＯは省エネルギに対しても有効であり、可制
御電流が３００Ａ以下のものに対しては特にモジュール
化による小形パッケージ化が進められている。
御電流が３００Ａ以下のものに対しては特にモジュール
化による小形パッケージ化が進められている。
第１図は従来のＧＴＯモジュールの一例の概略外観を示
す斜視図で、この例ではＧＴＯチップを２個内蔵したパ
ッケージ〔１１に、第１のＧＴＯのアノード（ＡＩアノ
ードという）端子（２）と第２のＧＴＯのカソード（Ｋ
２カソードという）端子（３）と第２０ＧＴＯのアノー
ド（Ａ２アノードという）及び第１のＧＴＯのカソード
（Ｋｌカソードという）を結んだ共通主電極端子（４１
とが一直線上に配列され、Ａｌアノード端子（２）側の
パッケージ【１１の上端部に第１のＧＴＯのカソード（
Ｋｌカソードという）端子（５）および第１のＧＴＯの
ゲー１− （Ｇｌゲートという）端子（６）が第１のＧ
ＴＯのゲートトリガー用として、また第２７７） Ｇ’
ＩＩ：のカソード（Ｋ２カソードという）端子（７）お
よび第２０ＧＴＯのゲート（Ｇ２ゲートという）端子（
８）が第２のＧＴＯのゲー））リガー用♂して配列され
ている。第２図はこのパッケージ（月の中に内蔵された
ＭｌのＧＴＯ（ＧＴＯＩ）と第２のＧＴＯ（ＧＴＯ２）
七ノ結線配置図である。
す斜視図で、この例ではＧＴＯチップを２個内蔵したパ
ッケージ〔１１に、第１のＧＴＯのアノード（ＡＩアノ
ードという）端子（２）と第２のＧＴＯのカソード（Ｋ
２カソードという）端子（３）と第２０ＧＴＯのアノー
ド（Ａ２アノードという）及び第１のＧＴＯのカソード
（Ｋｌカソードという）を結んだ共通主電極端子（４１
とが一直線上に配列され、Ａｌアノード端子（２）側の
パッケージ【１１の上端部に第１のＧＴＯのカソード（
Ｋｌカソードという）端子（５）および第１のＧＴＯの
ゲー１− （Ｇｌゲートという）端子（６）が第１のＧ
ＴＯのゲートトリガー用として、また第２７７） Ｇ’
ＩＩ：のカソード（Ｋ２カソードという）端子（７）お
よび第２０ＧＴＯのゲート（Ｇ２ゲートという）端子（
８）が第２のＧＴＯのゲー））リガー用♂して配列され
ている。第２図はこのパッケージ（月の中に内蔵された
ＭｌのＧＴＯ（ＧＴＯＩ）と第２のＧＴＯ（ＧＴＯ２）
七ノ結線配置図である。
従来のＧＴＯモジュールは以上のように構成されており
、第２図に示すＧＴＯ２をターンオン及びターンオフす
るリード線が非常に長く配線されており、リード線のイ
ンダクタンスが大きくなることによって、ターンオフ時
の特性が悪くなり、可制御電流が低下するようなことが
しばしば生じた。また、ＧＴＯＩとＧＴＯ２とのリード
線長の差異による特性のアンバランスを生じたりした。
、第２図に示すＧＴＯ２をターンオン及びターンオフす
るリード線が非常に長く配線されており、リード線のイ
ンダクタンスが大きくなることによって、ターンオフ時
の特性が悪くなり、可制御電流が低下するようなことが
しばしば生じた。また、ＧＴＯＩとＧＴＯ２とのリード
線長の差異による特性のアンバランスを生じたりした。
まに２組立上においでも、ＧＴＯのゲート電流が大きく
なるにつれてリード線径を太くする必要があり、特に第
２図にと３） 示すＧＴＯ２から０２ダ一ト端子ｍ 、に２カソード端
子（′ρ 藤−へ結線するリード線が長く、リード線径が大きいと
曲りにくくなる。また、リード線の配置が所定の位置に
保持することも非常に難かしく、その上に経済性に欠け
る等の欠点があった。
なるにつれてリード線径を太くする必要があり、特に第
２図にと３） 示すＧＴＯ２から０２ダ一ト端子ｍ 、に２カソード端
子（′ρ 藤−へ結線するリード線が長く、リード線径が大きいと
曲りにくくなる。また、リード線の配置が所定の位置に
保持することも非常に難かしく、その上に経済性に欠け
る等の欠点があった。
この発明は上記のような従来のものの欠点を除去するこ
とを目的とし、パッケージの上面の両端にカンード端子
、ゲート端子を配置することにより、２個のＧＴＯチッ
プの各々の近い位置にカソード端子、ゲート端子の配列
が可能となり、電気的特性がすぐれ、しかもリード線の
配線が容易で、リード線の経済性にもすぐれたＧＴＯモ
ジュールを提案するものである。
とを目的とし、パッケージの上面の両端にカンード端子
、ゲート端子を配置することにより、２個のＧＴＯチッ
プの各々の近い位置にカソード端子、ゲート端子の配列
が可能となり、電気的特性がすぐれ、しかもリード線の
配線が容易で、リード線の経済性にもすぐれたＧＴＯモ
ジュールを提案するものである。
第３図はこの発明の一実施例の概略外観を示す斜視図で
、第４図はそのパッケージの中に内蔵された２つのＧＴ
Ｏチップの結線配置図である。第１図、第２図の従来例
と同等部分は同一符号で示す。
、第４図はそのパッケージの中に内蔵された２つのＧＴ
Ｏチップの結線配置図である。第１図、第２図の従来例
と同等部分は同一符号で示す。
２つのＧＴＯテップＧＴＯＩおよびＧＴＯ２ｉ内蔵した
パッケージ＋１１ Ｋ Ａｌアノード端子（２１、Ｋ２
カンード端子（３１およびＡ２アノードとＫｌカソード
との共通主市極端子（４１が一直線上に配列され、パッ
ケージ（１］のＡ１アノード端子（２）側の端部にＧＴ
ＯＩのゲートトリガ用端子としてに１カソード端子（５
）およびＧ１ゲート端子（６）が配置されており、パッ
ケージ（１）の上記共通主電極端子ｆ４１側の端部にＦ
ｉＧＴＯ２のゲートトリガ端子としてに２カンード端子
（７１およびＧ２ゲート端子＋８１が配置されている。
パッケージ＋１１ Ｋ Ａｌアノード端子（２１、Ｋ２
カンード端子（３１およびＡ２アノードとＫｌカソード
との共通主市極端子（４１が一直線上に配列され、パッ
ケージ（１］のＡ１アノード端子（２）側の端部にＧＴ
ＯＩのゲートトリガ用端子としてに１カソード端子（５
）およびＧ１ゲート端子（６）が配置されており、パッ
ケージ（１）の上記共通主電極端子ｆ４１側の端部にＦ
ｉＧＴＯ２のゲートトリガ端子としてに２カンード端子
（７１およびＧ２ゲート端子＋８１が配置されている。
この実施例のＧＴＯモジュールは以上のように構成され
ているので、第４図に示すように、ＧＴＯ２からに２カ
ンード端子（７１およびＧ２ゲート端子（８１へのリー
ド線の配線長力（従来のモジュールにおける該リード線
の配線長に比して極めて短かくなり、前述の従来装置の
欠点は除去される。
ているので、第４図に示すように、ＧＴＯ２からに２カ
ンード端子（７１およびＧ２ゲート端子（８１へのリー
ド線の配線長力（従来のモジュールにおける該リード線
の配線長に比して極めて短かくなり、前述の従来装置の
欠点は除去される。
また、ＧＴＯモジュールにはＧＴＯの電力損失を減少さ
せる目的で、第５図に示すようなフライホイルダイオー
ドＤＦ 、およびコンデンサＣ８と抵抗Ｒ８とダイオー
ドＤＳとからなるスナバ回路を外部に接続する必要があ
る。このような場合にもフライホイルダイオードおよび
スナバ回路の接続のリード線の配線長を短くすることに
よって電力損失の少ないＧＴＯモジュールが得られ、こ
の発明になるモジュールのカソード端子（５１、（７１
の配置はこれに適している。
せる目的で、第５図に示すようなフライホイルダイオー
ドＤＦ 、およびコンデンサＣ８と抵抗Ｒ８とダイオー
ドＤＳとからなるスナバ回路を外部に接続する必要があ
る。このような場合にもフライホイルダイオードおよび
スナバ回路の接続のリード線の配線長を短くすることに
よって電力損失の少ないＧＴＯモジュールが得られ、こ
の発明になるモジュールのカソード端子（５１、（７１
の配置はこれに適している。
また、上記実施例ではパッケージ内に２個のＧＴＯチッ
プのみを収容した場合を示したが、ＧＴＯチップのみで
なく、ダイオード、抵抗、コンデンサなとの電子部品を
一緒に収容し友場合にも、この発明になる電極配置は効
果を奏する。
プのみを収容した場合を示したが、ＧＴＯチップのみで
なく、ダイオード、抵抗、コンデンサなとの電子部品を
一緒に収容し友場合にも、この発明になる電極配置は効
果を奏する。
第６図（ａ） 、 （ｂ）はこの発明の他の実施例を示
す配線配置図で、第３図、第４図の実施例と同様の効果
を有することは明らかであろう。
す配線配置図で、第３図、第４図の実施例と同様の効果
を有することは明らかであろう。
以上説明したように、この発明になるＧＴＯモジュール
では１つのパッケージに収容し定２つのＧＴｏのカソー
ド端子およびゲート端子をそれぞれのＧＴＯチップの近
くに位置させたので、両ＧＴＯの間でのアンバランスは
なくなり、可制御゛電流の低下も防止でき、パッケージ
内配線も容易となり、経済性を向上できる。
では１つのパッケージに収容し定２つのＧＴｏのカソー
ド端子およびゲート端子をそれぞれのＧＴＯチップの近
くに位置させたので、両ＧＴＯの間でのアンバランスは
なくなり、可制御゛電流の低下も防止でき、パッケージ
内配線も容易となり、経済性を向上できる。
第１図は従来のＧＴ’Ｏモジュールの外形斜視図、第２
図はこのパッケージ内の結線配置図、第３図ほこの発明
の一実施例の外形斜視図、第４図はこの実施例における
パッケージ内の結線配置図、第５図はＧＴＯＫフライホ
イルグイオードおよびスナバ回路を接続した場合の回路
図、第６図はこの発明の他の実施例におけるパッケージ
内の結線配置図である。 図において、（１）はパッケージ、（２）は第１のＧＴ
Ｏのアンード主電路端子、（３）け第２のＧＴＯのカソ
ード主電路端子、（４）は第２のＧＴＯのアノードと第
１のＧＴＯの′カソードと？結んだ共通主准路端子、（
５］は第１のＧＴＯの補助回路用カソード端子、（ｂ）
は第１のＧＴＯのゲート端子、＋７１は第２のＧＴＯの
補助回路用カソード端子、（８）は第２のＧＴＯのケー
ト端子である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第２図 第３図 第４図 第５図 Ｆ 第６図 （（
図はこのパッケージ内の結線配置図、第３図ほこの発明
の一実施例の外形斜視図、第４図はこの実施例における
パッケージ内の結線配置図、第５図はＧＴＯＫフライホ
イルグイオードおよびスナバ回路を接続した場合の回路
図、第６図はこの発明の他の実施例におけるパッケージ
内の結線配置図である。 図において、（１）はパッケージ、（２）は第１のＧＴ
Ｏのアンード主電路端子、（３）け第２のＧＴＯのカソ
ード主電路端子、（４）は第２のＧＴＯのアノードと第
１のＧＴＯの′カソードと？結んだ共通主准路端子、（
５］は第１のＧＴＯの補助回路用カソード端子、（ｂ）
は第１のＧＴＯのゲート端子、＋７１は第２のＧＴＯの
補助回路用カソード端子、（８）は第２のＧＴＯのケー
ト端子である。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛 野 信 −（外１名） 第１図 第２図 第３図 第４図 第５図 Ｆ 第６図 （（
Claims (1)
- （１）１つのパッケージ内に２個のゲートターンオフサ
イリスタを収容してなるものにおいて、主電流路用の主
電極端子を上記パッケージの中央部に配設し、ゲート制
御回路などの補助回路用のゲート端子およびカソード端
子をそれぞれの上記ゲートターンオアサイリスタの収容
位置に近い上記パッケージの両端部に設けたことを特徴
とするゲートターンオフサイリスタモジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194823A JPS5984459A (ja) | 1982-11-04 | 1982-11-04 | ゲ−トタ−ンオフサイリスタモジユ−ル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194823A JPS5984459A (ja) | 1982-11-04 | 1982-11-04 | ゲ−トタ−ンオフサイリスタモジユ−ル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984459A true JPS5984459A (ja) | 1984-05-16 |
Family
ID=16330841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194823A Pending JPS5984459A (ja) | 1982-11-04 | 1982-11-04 | ゲ−トタ−ンオフサイリスタモジユ−ル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318147A (ja) * | 1987-06-19 | 1988-12-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5350946A (en) * | 1992-06-29 | 1994-09-27 | Fuji Electric Co., Ltd. | Semiconductor device with correct case placement feature |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130958A (en) * | 1980-02-13 | 1981-10-14 | Semikron Gleichrichterbau | Semiconductor forming unit |
-
1982
- 1982-11-04 JP JP57194823A patent/JPS5984459A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56130958A (en) * | 1980-02-13 | 1981-10-14 | Semikron Gleichrichterbau | Semiconductor forming unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63318147A (ja) * | 1987-06-19 | 1988-12-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5350946A (en) * | 1992-06-29 | 1994-09-27 | Fuji Electric Co., Ltd. | Semiconductor device with correct case placement feature |
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