JPS5984468A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5984468A JPS5984468A JP57194272A JP19427282A JPS5984468A JP S5984468 A JPS5984468 A JP S5984468A JP 57194272 A JP57194272 A JP 57194272A JP 19427282 A JP19427282 A JP 19427282A JP S5984468 A JPS5984468 A JP S5984468A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- metal
- opening
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/62—Electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関する。
従来高速、低消費電力等の性能を有し且つ高集積化され
た半導体装置において、単結晶シリコンのＰＮ接合が順
方向に導通するのに必要な電圧より低い電圧で導通する
ダイオードが必要となり、この様なダイメートとして製
法の簡便さ、及び高周波における特性の良好な、金属−
半導体接合ダイオードが用いられている。第１図は金属
−半導体接合ダイオード１を有効に使用した半導体装置
例の等価回路図である。ここではＮＰＮ ）ランシスタ
ー２のベースコレクタ接合に金属−半導体ダイオード１
の側路を設けることによってペースコレクタ接合が犬き
く順方向電圧となることを防ぎ、従ってベースに大信号
がかかる際においてもトランジスターのスイッチ時間が
速まる。
た半導体装置において、単結晶シリコンのＰＮ接合が順
方向に導通するのに必要な電圧より低い電圧で導通する
ダイオードが必要となり、この様なダイメートとして製
法の簡便さ、及び高周波における特性の良好な、金属−
半導体接合ダイオードが用いられている。第１図は金属
−半導体接合ダイオード１を有効に使用した半導体装置
例の等価回路図である。ここではＮＰＮ ）ランシスタ
ー２のベースコレクタ接合に金属−半導体ダイオード１
の側路を設けることによってペースコレクタ接合が犬き
く順方向電圧となることを防ぎ、従ってベースに大信号
がかかる際においてもトランジスターのスイッチ時間が
速まる。
一方、金属−半導体接合ダイオードを構成するためには
高抵抗率の単結晶半導体と、金属又は金属シリサイドが
接触している構造が不可欠で、更に半導体装置として完
成するためには上層に配線金属を設ける必要がある。
高抵抗率の単結晶半導体と、金属又は金属シリサイドが
接触している構造が不可欠で、更に半導体装置として完
成するためには上層に配線金属を設ける必要がある。
周知の如く金属シリサイドが、白金シリサイドで上層の
配線金屑が７′ルミニウムの（以下単にアルミという）
二町構造は熱処理により、白金シリサイド−白金アルミ
−アルミの如く合金化反応を起し、金属−半導体接合ダ
イオードの仕事関数は熱処理等により経時変化を起すこ
とになり非常に不安定なものである。仕事関数の安定な
金属−半導体接合ダイオードを得るためには、白金シリ
サイドと配線金属のアルミ間にバリヤ金属層はさむこと
が有効であることが判っており、このバリヤ金属としＩ
Ｔ ｉ ／Ｗ等が一般的に用いられている。
配線金屑が７′ルミニウムの（以下単にアルミという）
二町構造は熱処理により、白金シリサイド−白金アルミ
−アルミの如く合金化反応を起し、金属−半導体接合ダ
イオードの仕事関数は熱処理等により経時変化を起すこ
とになり非常に不安定なものである。仕事関数の安定な
金属−半導体接合ダイオードを得るためには、白金シリ
サイドと配線金属のアルミ間にバリヤ金属層はさむこと
が有効であることが判っており、このバリヤ金属としＩ
Ｔ ｉ ／Ｗ等が一般的に用いられている。
しかしながら配線下層Ｔｉ／Ｗ％上層アルミの複数金属
の配線１？＜となっているため配線領域形成に際し以下
の如く問題があった。
の配線１？＜となっているため配線領域形成に際し以下
の如く問題があった。
周知の如く配線パターニングはエツチング技術により行
なわれるがこのエツチング技術には大別してドライエッ
チ法とウェットエッチ法の２つに分けられ、前記Ｔｉ／
／ｖｖ−アルミ配線構造の場合、例えばフォトレジスト
ヲマスクに平行平板型のエツチャーでまずアルミを四塩
化炭素ガス１５０ｍｚＴｏｒｒなる条件でエツチングし
、次いでガスを四フッ化炭素に切換えてＴｉ７ｗ６エツ
チングすることにより行なわれる。尚、Ｔｉ／Ｗ或はア
ルミをエツチングする際にはアルミと１１７ｗのエツチ
ング比或はアルミとフォトレジストのエツチング比等を
充分考慮する必要がある。又エツチング時間は被着した
金属膜厚のバラツキ及びエツチングレートのバラツキ等
を考慮してエツチング残ｇｔ生じ々い様に通當ジャスト
エッチ＋αで設定される。
なわれるがこのエツチング技術には大別してドライエッ
チ法とウェットエッチ法の２つに分けられ、前記Ｔｉ／
／ｖｖ−アルミ配線構造の場合、例えばフォトレジスト
ヲマスクに平行平板型のエツチャーでまずアルミを四塩
化炭素ガス１５０ｍｚＴｏｒｒなる条件でエツチングし
、次いでガスを四フッ化炭素に切換えてＴｉ７ｗ６エツ
チングすることにより行なわれる。尚、Ｔｉ／Ｗ或はア
ルミをエツチングする際にはアルミと１１７ｗのエツチ
ング比或はアルミとフォトレジストのエツチング比等を
充分考慮する必要がある。又エツチング時間は被着した
金属膜厚のバラツキ及びエツチングレートのバラツキ等
を考慮してエツチング残ｇｔ生じ々い様に通當ジャスト
エッチ＋αで設定される。
即ちある程度のオーバーエッチとなる様にエツチング時
間を決めるので前記Ｔ ｊ ／ｙ −Ａ Ｉの場合にお
いてはＡｆｉだけのものに比べてアンダーエッチされ易
く、第２図（ａｌに示す如く逆台形状の配線構造１０．
２０となる。前記逆台形状の配線構造の上層に更に配線
層を形成する場合第２図（ｂ）に示した様に層間絶縁膜
３０ｆ：被着し必要に応じて配線接続用窓を開放し上層
の配線４０を形成する。層間絶縁膜としては気相成長に
よるシリコン酸化膜或はプラズマ気相成長によるシリコ
ン酸化膜、シリコン窒化膜が使用されている。同図から
判る様に逆台形状のＴ ｊ／ｗ−Ａ １１配線では層間
絶縁膜３゜の該配線被覆性が悪く第２図（Ｃ１に第２図
（ｂｌ配線部分の拡大図に示す如く上層と下層配線が短
絡する不良を起したり第２図（ｄｌ及び（ｅ）の如く上
層配線相互が下層配線段部にそって短絡不良或は上層配
線が下層配線段部で断線し導通不良となり歩留り低下を
引き起す問題があった。尚第１図ｆｄｌは第１図（Ｃ）
と同様に第１図配線部分の拡大図例である。第１図＋ｅ
ｌは２層配線平面図例でｘ−ｘ’における断面図が第１
図（ｄｌでるる。又前記逆台形状、断面構造の配線寿命
が、正常な場合と比べ悪くなると言う品質上の欠点金持
っている。
間を決めるので前記Ｔ ｊ ／ｙ −Ａ Ｉの場合にお
いてはＡｆｉだけのものに比べてアンダーエッチされ易
く、第２図（ａｌに示す如く逆台形状の配線構造１０．
２０となる。前記逆台形状の配線構造の上層に更に配線
層を形成する場合第２図（ｂ）に示した様に層間絶縁膜
３０ｆ：被着し必要に応じて配線接続用窓を開放し上層
の配線４０を形成する。層間絶縁膜としては気相成長に
よるシリコン酸化膜或はプラズマ気相成長によるシリコ
ン酸化膜、シリコン窒化膜が使用されている。同図から
判る様に逆台形状のＴ ｊ／ｗ−Ａ １１配線では層間
絶縁膜３゜の該配線被覆性が悪く第２図（Ｃ１に第２図
（ｂｌ配線部分の拡大図に示す如く上層と下層配線が短
絡する不良を起したり第２図（ｄｌ及び（ｅ）の如く上
層配線相互が下層配線段部にそって短絡不良或は上層配
線が下層配線段部で断線し導通不良となり歩留り低下を
引き起す問題があった。尚第１図ｆｄｌは第１図（Ｃ）
と同様に第１図配線部分の拡大図例である。第１図＋ｅ
ｌは２層配線平面図例でｘ−ｘ’における断面図が第１
図（ｄｌでるる。又前記逆台形状、断面構造の配線寿命
が、正常な場合と比べ悪くなると言う品質上の欠点金持
っている。
従って、゛本発明の目的は配線寿命の問題がなくかつ高
歩留りで熱処理等に無関係に安定な仕事関数を持つ金属
−半導体接合ダイオードが組み込まれた半導体装置を提
供することにある。
歩留りで熱処理等に無関係に安定な仕事関数を持つ金属
−半導体接合ダイオードが組み込まれた半導体装置を提
供することにある。
本発明の特徴は、絶縁膜上に半導体素子接続用開孔部或
は配線接続用開孔部を有し、配線層が複数の金属層或は
金属層からなる半導体装置において、前記半導体素子接
続用開孔部或は配線接続用開孔部の一部が、前記金属層
或は合金層で構成されかつ該接続用開孔部以外の配線領
域が前記金属層或は合金層のうち１種類のみで構成され
ている半導体装置にある。
は配線接続用開孔部を有し、配線層が複数の金属層或は
金属層からなる半導体装置において、前記半導体素子接
続用開孔部或は配線接続用開孔部の一部が、前記金属層
或は合金層で構成されかつ該接続用開孔部以外の配線領
域が前記金属層或は合金層のうち１種類のみで構成され
ている半導体装置にある。
以下本発明の実施例について第３図を用いて説明する。
例えば比抵抗０．５ のＮ型エピタキシャル基板１０
１上に所望の厚さを有する絶縁膜１０２’５被着させる
。絶縁膜としては半導体基板１０１’ｉ熱酸化して得ら
れるシリコン酸化膜及び気相反応により得られたシリコ
ン酸化膜等が使用されている。次に絶縁膜１０２上に所
望の開口部１０３を有するフォトレジスト１０４ｆ、被
着させ、開口部１０３に絶縁膜１０２全通してＰ型不純
物のイオン打込みを行い開口部１０３＠下の半導体基板
１０１にペース領域１０５を形成する（第３図（４））
。
１上に所望の厚さを有する絶縁膜１０２’５被着させる
。絶縁膜としては半導体基板１０１’ｉ熱酸化して得ら
れるシリコン酸化膜及び気相反応により得られたシリコ
ン酸化膜等が使用されている。次に絶縁膜１０２上に所
望の開口部１０３を有するフォトレジスト１０４ｆ、被
着させ、開口部１０３に絶縁膜１０２全通してＰ型不純
物のイオン打込みを行い開口部１０３＠下の半導体基板
１０１にペース領域１０５を形成する（第３図（４））
。
次に将来のエミッタＮ＋部１０６及びコレクタ電極１０
７となる領域上の絶縁膜１０２ ’１ｉｌ−除去し、そ
の後半導体基板中にリン原子全熱拡散法により導入する
。この段階でＮＰＮバイポーラトランジスタ素子が構成
される（第３図（６））。次に、ＮＰＮトランジスタの
ペース電極及び金属−半導体ダイオードアノード電極１
０８となる領域上の絶縁膜１０２ｖ１ｃ除去し、次いで
装置表面全面に白金を蒸着し熱処理を加えることにより
開孔部１０６．１０７ 、１０８上に白金シリサイド１
０９ヲ形成させる。この後基板表面全体に王水を浸し白
金シリサイド１０９部分以外の白金のみを除去する。こ
の段階でＮＰＮ トランジスタ及び金属−半導体ダイオ
ード素子が構成される（第３図（Ｃ））。次に基板表面
全体にＴｉ／／Ｗ１１２を被着しＮＰＮ トランジスタ
のエミッタ及びコレクタ電極、ならびに金属−半導体接
合ダイオードアノード電極形成部１０６ａ、１０７ａ、
１０８ａをそれぞれ被う様にＴｉ／ｗ金属層１１０，１
１１，１１２を形成し更に装置として完成させるためア
ルミ配線を接続する（第３図（ｄ））。
７となる領域上の絶縁膜１０２ ’１ｉｌ−除去し、そ
の後半導体基板中にリン原子全熱拡散法により導入する
。この段階でＮＰＮバイポーラトランジスタ素子が構成
される（第３図（６））。次に、ＮＰＮトランジスタの
ペース電極及び金属−半導体ダイオードアノード電極１
０８となる領域上の絶縁膜１０２ｖ１ｃ除去し、次いで
装置表面全面に白金を蒸着し熱処理を加えることにより
開孔部１０６．１０７ 、１０８上に白金シリサイド１
０９ヲ形成させる。この後基板表面全体に王水を浸し白
金シリサイド１０９部分以外の白金のみを除去する。こ
の段階でＮＰＮ トランジスタ及び金属−半導体ダイオ
ード素子が構成される（第３図（Ｃ））。次に基板表面
全体にＴｉ／／Ｗ１１２を被着しＮＰＮ トランジスタ
のエミッタ及びコレクタ電極、ならびに金属−半導体接
合ダイオードアノード電極形成部１０６ａ、１０７ａ、
１０８ａをそれぞれ被う様にＴｉ／ｗ金属層１１０，１
１１，１１２を形成し更に装置として完成させるためア
ルミ配線を接続する（第３図（ｄ））。
尚装置が多層配線で構成される場合には第２図（ｄｌよ
り更に層間絶縁物１１４を被着し多層配勝間接続用開孔
部を形成し次いて基板表面全面にアルミを被着し配線相
互を接続すると共にボンティングパッド領域全形成する
（第２図け））。
り更に層間絶縁物１１４を被着し多層配勝間接続用開孔
部を形成し次いて基板表面全面にアルミを被着し配線相
互を接続すると共にボンティングパッド領域全形成する
（第２図け））。
尚、眉間絶縁物としては気相反応により得られたシリコ
ン酸化膜、シリコン窒化膜等が使用されている。
ン酸化膜、シリコン窒化膜等が使用されている。
以上実施例で詳細に説明した様に素子相互を接続するた
めのアルミ配線下には１１７ｗカニないため逆台形状構
造の断面とならないので高歩留りでかつ配線寿命等品質
上の問題を解決出来る。
めのアルミ配線下には１１７ｗカニないため逆台形状構
造の断面とならないので高歩留りでかつ配線寿命等品質
上の問題を解決出来る。
尚前記実施例では第２図（ｄ）に示す如く７１７ｗはア
ルミ配線で完全におおわれているがｉ２図（ｅ）のよう
にＮＰＮ トランジスタのエミッタ電極等のＴｉ／ｗ部
分を設計上アルミ配線と同じ大きさ、或は、アルミ配線
より大きくした実施例である。この場合前記実施例に比
べＴ ｉ ７ｗ−アルミ配線間の重ね合せ精度が不狭と
なるので素子寸法を小さく出来る利点がある。
ルミ配線で完全におおわれているがｉ２図（ｅ）のよう
にＮＰＮ トランジスタのエミッタ電極等のＴｉ／ｗ部
分を設計上アルミ配線と同じ大きさ、或は、アルミ配線
より大きくした実施例である。この場合前記実施例に比
べＴ ｉ ７ｗ−アルミ配線間の重ね合せ精度が不狭と
なるので素子寸法を小さく出来る利点がある。
但し、ＮＰＮトランジスタのエミッタ電極等の部分では
アルミ配線が逆台形状構造となるので前記実施例に比べ
若干不利となる。尚説明に際してはＮＰＮトランジスタ
のエミッタ及びコレクタ電極、ならびに金属−半導体接
合ダイオードアノード電極の全てにＴ １ ／ｗ金属層
が形成される場合について行なったが金属−半導体接合
ダイオードアノード電極だけにＴ １ ／Ｗ金属層があ
る場合は言うまでもなく本発明によれば高品質・高歩留
りとなる半導体装置を提供することが可能となるので本
発明の効果は絶大である。
アルミ配線が逆台形状構造となるので前記実施例に比べ
若干不利となる。尚説明に際してはＮＰＮトランジスタ
のエミッタ及びコレクタ電極、ならびに金属−半導体接
合ダイオードアノード電極の全てにＴ １ ／ｗ金属層
が形成される場合について行なったが金属−半導体接合
ダイオードアノード電極だけにＴ １ ／Ｗ金属層があ
る場合は言うまでもなく本発明によれば高品質・高歩留
りとなる半導体装置を提供することが可能となるので本
発明の効果は絶大である。
第１図は金属−半導体接合ダイオードを有する半導体装
置の等価回路図、第２図は従来の半導体装置の断面図、
第３図（ａ）〜け）は本発明の一実施例の半導体装置の
製造工程を工程順に示す断面図を示す。 尚、図において１０１・・・・・・Ｎ型エピタキシャル
基板、１０２・・・・−・絶縁膜、１０３・・・・・・
フォトレジスト被膜の開口部、１ｏ４・・・・・・フォ
トレジスト、１ｏ５・・・・・・Ｐ型ベース領域、１０
５ａ・・・・・・ペース電極形成部、１０６・・・・・
・Ｎ十エミッタ領域、１０６ａ・・・・・・エミッタ電
極形成部、１０７・・・・・・コレクタコンタクト、１
０７ａ・・・・・・コレクタ電極形成部、１０８ａ・・
・・・・べ一スミ極及び金属−半導体接合ダイオードア
ノード電極形成部、１０９・・・・・・白金シリサイド
、１１０゜１１１．１１２，１１２′・・・・・・バリ
ヤ金属層（Ｔ １７ｗ層）、１１３、１１５・・・・・
・アルミ配線金属、１１４・旧・・層間絶縁物である。 箭１図 紹Ｚ図
置の等価回路図、第２図は従来の半導体装置の断面図、
第３図（ａ）〜け）は本発明の一実施例の半導体装置の
製造工程を工程順に示す断面図を示す。 尚、図において１０１・・・・・・Ｎ型エピタキシャル
基板、１０２・・・・−・絶縁膜、１０３・・・・・・
フォトレジスト被膜の開口部、１ｏ４・・・・・・フォ
トレジスト、１ｏ５・・・・・・Ｐ型ベース領域、１０
５ａ・・・・・・ペース電極形成部、１０６・・・・・
・Ｎ十エミッタ領域、１０６ａ・・・・・・エミッタ電
極形成部、１０７・・・・・・コレクタコンタクト、１
０７ａ・・・・・・コレクタ電極形成部、１０８ａ・・
・・・・べ一スミ極及び金属−半導体接合ダイオードア
ノード電極形成部、１０９・・・・・・白金シリサイド
、１１０゜１１１．１１２，１１２′・・・・・・バリ
ヤ金属層（Ｔ １７ｗ層）、１１３、１１５・・・・・
・アルミ配線金属、１１４・旧・・層間絶縁物である。 箭１図 紹Ｚ図
Claims (5)
- （１）絶縁膜上に半導体素子接続用開孔部或は配線接続
用開孔部金有し配線層が複数の金属層或は合金層からな
る半導体装置において、前記半導体素子接続用開孔部或
は配線接続用開孔部の一部が、前記金属層或は合金層で
構成されかつ該接続用開孔部以外の配線領域が前記金属
層或は合金層のうち１種類のみで構成されていること’
ｔ％徴とする半導体装置。 - （２）前記金属層或は合金層で構成された半導体素子接
続用開孔部或は配線接続用開孔部が該金属層或は合金層
の１ｆｆ！類のみで該接続用開孔部以外の配線領域で完
全におおわれていること全特徴とする特許請求の範囲第
（１）項記載の半導体装置置。 - （３）半導体素子接続用開孔部或は配線接続用開孔部は
配線層の下層が重金属或は重金属合金で上層がアルミニ
ウム或はアルミニウム合金により構成きれ該開孔部以外
の配線領域が前記アルミニウム或はアルミニウム合金で
あることｔ−％徴とする特許請求の範囲第（１）項記載
の半導体装置。 - （４）絶縁膜がシリコン酸化膜金倉みかつ該絶縁膜に設
けられた半導体素子接続用開孔部の少くなくとも１つの
該開孔部内に金属シリザイド金存するこ’ｈｔ特徴とす
る特許請求の範囲第（１）項記載の半導体装置。 - （５）絶縁膜がシリコン酸化膜を含へ金属シリサイドが
白金シリサイドを含み、かつ配線層の下層がチタン或は
窒化チタン，チタン−タングステン合金からなり、上層
がアルミニウム或はアルミニウムの合金から成っている
こと全特徴とする特許請求の範囲第（４）項記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194272A JPS5984468A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57194272A JPS5984468A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984468A true JPS5984468A (ja) | 1984-05-16 |
Family
ID=16321854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57194272A Pending JPS5984468A (ja) | 1982-11-05 | 1982-11-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984468A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342168A (ja) * | 1986-08-08 | 1988-02-23 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | バイポーラ半導体装置 |
| JPH01138755A (ja) * | 1987-08-28 | 1989-05-31 | Fujitsu Ltd | 半導体装置 |
| JPH01161735A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149477A (en) * | 1976-06-07 | 1977-12-12 | Fujitsu Ltd | Forming method of schottky barriers |
| JPS55125666A (en) * | 1979-03-23 | 1980-09-27 | Nec Corp | Semiconductor device |
-
1982
- 1982-11-05 JP JP57194272A patent/JPS5984468A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52149477A (en) * | 1976-06-07 | 1977-12-12 | Fujitsu Ltd | Forming method of schottky barriers |
| JPS55125666A (en) * | 1979-03-23 | 1980-09-27 | Nec Corp | Semiconductor device |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6342168A (ja) * | 1986-08-08 | 1988-02-23 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | バイポーラ半導体装置 |
| JPH01138755A (ja) * | 1987-08-28 | 1989-05-31 | Fujitsu Ltd | 半導体装置 |
| JPH01161735A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5047833A (en) | Solderable front metal contact for MOS devices | |
| JPS5984468A (ja) | 半導体装置 | |
| JPS62113421A (ja) | 半導体装置の製造方法 | |
| JP2687017B2 (ja) | ショットキバリア半導体装置 | |
| JPS609159A (ja) | 半導体装置 | |
| JPH07326748A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPS6381948A (ja) | 多層配線半導体装置 | |
| JPS58123724A (ja) | 半導体装置 | |
| JPS641064B2 (ja) | ||
| JPH08241959A (ja) | 半導体装置 | |
| JP3372109B2 (ja) | 半導体装置 | |
| JPH0682630B2 (ja) | 半導体素子の多層電極の製造方法 | |
| JP2000058874A (ja) | ショットキーバリア半導体装置およびその製法 | |
| JPS5987860A (ja) | 高周波トランジスタ | |
| JPS607770A (ja) | 半導体装置 | |
| JPH104100A (ja) | 電子部品 | |
| JPS5860569A (ja) | 半導体装置の製造方法 | |
| JPS613470A (ja) | 半導体装置 | |
| JPS61240679A (ja) | シヨツトキ−バリヤ型半導体装置およびその製造方法 | |
| JPS6128224B2 (ja) | ||
| JPS61234074A (ja) | シヨツトキ−バリヤ型半導体装置 | |
| JPH0573351B2 (ja) | ||
| JPH05198789A (ja) | 半導体装置の製造方法 | |
| JPS62177957A (ja) | 半導体集積回路装置 | |
| JPH05109644A (ja) | 半導体装置の製造方法 |