JPS5985521A - 低電圧負荷用位相制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は負荷電流制御回路、そしてよシ特定すれば比較
的高電圧のＡ、Ｃ，ラインから比較的低電圧用の抵抗性
負荷を作動するだめの新規の位相制御回路に関するもの
である。

比較的高電圧の電源周期波形によシ比較的低電圧用の負
荷を作動させることは、しばしば要求されることである
。典型的にはそのような負荷は抵抗性であシ、無視し得
ない抵抗温度係数を有している。したがって負荷電流の
大きさを制御するだめの位相制御回路を使用することは
、負荷と直列接続されたスイッチング装置に対し、比較
的高い負担を与えることになる。すなわちランプや抵抗
性ヒータ素子などのような負荷がＡ、Ｃ，主電源から付
勢され、しかも正常な作動においてそのＡ、Ｃ０電源電
圧より低い電圧しか要しない場合には、負荷と直列接続
して電源ラインに挿入されたパワースイッチング装置が
しばしば過度の負担を強いられ、損傷する危険が大きい
。同様にパワースイッチング装置が電源波形サイクルの
一部分でのみ導通すべき場合には、そのスイッチング装
置はサイクル中の妥当な時点で導通し、そのサイクルに
おける不可欠な部分においてのみ導通状態を維持すべき
である。したがって電源波形との同期損失があれば、そ
れはスイッチング装置を誤まった時点で導通させるか、
まだは過大な時間にわたって導通させ続けるという欠点
につながるものである。負荷抵抗、したがって負荷電力
はこれらのいずれの場合においても妥当に制御されず、
その負荷またはスイッチング装置が損傷することになる
。

必要な電圧降下率が４＝１または５：１以上であれば、
負荷に電源波形の半サイクル全体を通ずることは無理で
あり、したがって妥当でないこのような導通を禁止する
ことが絶対的に要求される。そのだめ、比較的高電圧の
（Ａ、Ｃ，ライン）電源から直接に低電圧用負荷を付勢
するためには電源ライン波形と絶対的に同期して抵抗値
及び位相を制御し、かつスイッチングを行なうようにし
た位相制御回路が要求される。また、電源ライン波形と
の同期が失なわれた場合には、その直列接続された通電
装置の瞬時の遮断を行なうことが要求される。これと同
様に負荷の導通、開始時においては緩やかに負荷電流を
増大して負荷電流の急激な増大及び損傷を阻止しなけれ
ばならない。

本発明による比較的高電圧の電源ライン波形から比較的
低電圧用の負荷を付勢するだめの新規の位相制御回路は
、負荷と直列にして前記電源と接続された制御可能な二
方向導通用パワースイッチング装置を備えている。負荷
への印加電圧及びその負荷を流れる電流はいずれもサン
プリング測定され、基準値と比較してその負荷抵抗値が
所望の負荷抵抗値よシ低いか高いかを判定される。この
抵抗値比較の結果は積分手段の出力電圧を、電源ライン
の各ゼロ交差点が生じた後、前記直列スイッチング装置
が通電状態に付勢されるまでの遅延時間の変化方向に従
って調整すべく用いられる。これにより負荷電流の大き
さはその非ゼロ温度係数抵抗負荷の抵抗値を所定の値に
制御するよう調整される。この回路には、ゼロ交差点検
出手段によシ検出された電源波形のゼロ交差点を監視す
ることによシ作動するためのリセット手段が配置される
。このリセット手段はパワーヌイツチング手段の作動を
ゼロ交差点が時機を失するか、または誤った時点で発生
した場合に阻止すべく前記調整自在の遅延手段をリセッ
トするものであシ、電源ラインの同期が失なわれた場合
の過大電圧による損傷を防止するものである。好ましく
は回路開始時において負荷電流を緩やかに増大させるだ
めのソフトスタートアップ手段が装備され、急激な負荷
電流の増大を制限してそれを保護するものである。

好ましい実施例においては一対のスイッチング装置が用
いられ、そのスイッチング装置の一方は電源波形の正の
半サイクル中に導通し、他方のものは負の半４サイクル
中に導通するようになっている。この一対のスイッチン
グ装置のためのドライブ信号は、電源ラインのゼロ交差
点を参照して引き出され、各ゼロ交差後関連スイッチン
グ装置がオンに転じられるまでの可変の遅延時間を提供
することにより、ランプＲＭＳ電圧及び電流を制御する
ものである。この調整可能な遅延手段はいずれも電源ラ
インの各ゼロ交差点においてリセットされる電圧制御オ
シレータ（ＶＣＯ）手段、及びカウンタを用いるもので
ある。この７００手段のだめの入力電圧はクローズトル
ープ制御を提供する抵抗値比較回路から引き出される。

したがって本発明の１つの目的は比較的高電圧のＡ、Ｃ
，電源から低電圧用負荷を直接付勢するための新規の位
相制御パワースイッチング回路を提供することである。

本発明の上述した、及びその他の目的は図面との関連に
おいて行なう以下の詳細な説明において明らかになるで
あろう。

図を参照すると、位イＳ目制御回路００）は一対の電源
ラインＬ１及びＬ２を介して電源（図示せず）から負荷
０１）に流れる負荷電流ＩＬを制御すべく用いられるこ
とが示されている。１．第１及び第２の電源ラインは、
それぞれ第１及び第２の回路入力端子（１０ａ）及び（
１ｏｂ）に接続され、入力端子（１０Ｃ）には接地回路
が接続される。負荷電流ＩＬまたは抵抗値Ｒ８のサンプ
リング抵抗ｑのを通じて第４の回路入力端子（１ｏｄ）
に前記接地入力端子（ＩＯＣ）に関する電圧を発生する
ようになっている。パワースイッチング手段０４）は実
効上、ラインＬ１及びＬ２間において負荷αの及び検出
用抵抗０２と直列に挿入されている。スイッチング手段
の電流Ｉｓは基本的には負荷電流ＩＬに等しいものであ
り、制御回路出力端子（１０ｅ）に供給されたスイッチ
ング手段入力信号に応答して流通する。

位相制御回路００はこの出願に対応する米国出願の関連
出願である１９８２年５月２８日付米国特許願第８８２
８７５号において開示された型の抵抗比較回路手段０・
を、負の温度係数を有する負荷０υのために装備したも
のである。この抵抗比較回路手段は入力端子（１０ａ）
及び（１０ｄ）において接地入力端子（１０Ｃ）に対す
るＡ、Ｃ，信号を受は取９、負荷抵抗値ＲＬが所望の抵
抗値より高いか低いかを告知する信号をそれぞれ出力端
子（１６ａ）及び（１６ｂ）に供給する。これらのＲ−
ハイ及びＲ−ロー信号は各分属ダイオード（１８ａ）及
び（１８ｂ）を介して積分手段（イ）の入力（２Ｑａ）
に結合される。積分手段の出力（２ｏｂ）　Ｋ：おける
信号は、比較回路手段の出力（１６ａ）が発生した場合
には第１の方向すなわち減少方向に変化し、比較回路手
段の出力（１６１））が発生した場合には反対方向、す
なわち増加方向に変化する。積分出力信号は調整可能な
遅延手段（ハ）の制御入力（２２’ａ）に供給される。

調整可能な遅延手段のリセットＲ入力（２２ｂ）はライ
ン電圧（第１ａ図参照）の各ゼロ交差点（２２’）にお
いて遅延手段の出力（２２ｅ）をリセットするだめの信
号を受は入れ、出力（２２ｃ）は調整可能な遅延時間（
Ｔｄ）が手段（イ）の各リセット後経過した後において
のみ再付勢される。遅延手段出力（２２ｃ）はスイッチ
ドライバ一手段（ハ）の一方の入力（２６ａ）に接続さ
れる。との手段（ハ）の第２の入力（２６ｂ）はゼロ交
差信号を受は取るものである。このゼロ交差信号は入力
（１０ｂ）において第２ラインＬ２の信号を受は入れる
ようにしたゼロ交差検出手段■→により提供される。こ
のゼロ交差検出手段■→は出力（２４ｂ）において各ラ
イン電圧のゼロ交差に関するパルス（２４’　）　を提
供する（第１ｂ図）。

スイッチドライバ一手段の出力（２６ｃ）は回路出力（
１０ｅ）に結合され、ここからスイッチング手段０４）
に接続される。スイッチドライバ一手段の出力、しだが
ってスイッチング装置０４）は各ライン電圧のゼロ交差
点（２２’）においてドライバ一手段の入力（２６ｂ）
におけるパルス（２４’）に応答してオフに転じられ、
所定の遅延時間（Ｔｄ　）間隔が経過した後、入力（２
６ａ）に加えられた信号に応答してオンに転じられる。

負荷電流ＩＬの流れ（第１ｃ図）は各ゼロ交差点（２２
’）が過ぎた後の遅延時間（Ｔｄ　）を制御することに
よシ制御された電流ＩＳを通ずるためのスイッチング装
置０４）の導通期間に応じた平均値を意味することが明
らかである。したがって本発明の回路は電源波形の各半
サイクル中において、能動装置を突然オンに転すること
、及びそのターンオン装置を波形のゼロ交差点において
オフに転じ、電流を緩やかに停止させることを可能にす
るものである。

好ましくは、回路０・は負荷電流ＩＬを負荷の各初期タ
ーンオン時において緩やかに立ち」二がらせるためのソ
フトスタートアップ手段（７）を備えている。このソフ
トヌタートアップ手段は抵抗比較回路手段の出力（１６
０）から負荷抵抗条件を指示する負荷信号を受は取るだ
めの第１人力（３０ａ）を有する。ソフトヌタートアッ
プ手段はさらに別の入力（３０１１）においてリセット
手段の出力パルスを受は入れる。スタートアップ手段の
出力（３ＯＣ）は抵抗比較回路手段の入力（ｔａｄ）に
接続され、初期スタートアップ時における負荷電流の緩
やかな立上がりを行なわせるようになっている。

図示の便宜上、第２図の回路はスイッチング手段０４）
において一対のパワーｍｏｓ（メタルオキサイドセミコ
ンダクタ）電界効果トランジスタ（＋４ａ）及び（ｌｕ
ｂ）を用いているが、これにはシリコン制御整流器など
のような他のスイッチング装置を用いることもできる。

装置（１４ｇ）及び（＋４ｂ）の各４は電源ラインにお
ける互いに異った極性の半サイクル中においてオンに転
じられるものである。第１の装置（１４ａ）はラインＬ
２がラインＬ１に関して正となる半サイクル中に導通状
態となることができる。装置（＋４ａ）は接地電位に接
続されたソース電極と、たとえばダイオード（１４ｃ）
などのような一方向導通（逆電流素子）手段を介してラ
インＬ２に関し正極性となるように接続されたドレイン
電極とを有する。装置（１４ｂ）は電源ラインの負の半
サイクル中においてのみ付勢されるものであり、たとえ
ばダイオード（１４ｄ）などの一方向導通（逆電流素子
）手段を介してラインＬ２に関し、負極性となるように
接続されたドレイン電極を有する。

装置（１４ｂ）はラインＬ２に接続されたソース電極を
有する。第１のスイッチング装置（１４ａ）のゲート電
極は第１回路出力（１０ｅ−１）に接続されているが、
装置（１４ｂ）のゲートは別の回路出力（１０ｅ−２）
に接続されている。これらスイッチング装置を駆動する
ためには、第２装＠（１４１〕）についての接地回路に
関するゲートドライブ電圧レベルをずらせるために分離
した回路出力が要求される。すなわち装置（１４１）　
）はこの実施例においてそのソース電極、したがってラ
インＬ２電圧を参照してゲートドライブ信号を要求する
。

これに必要なレベルシフト回路は後Ｊホするようなヌイ
ッチドライバ一手段Ｃ６）において提供される。

回路００はさらにその回路（１０）における種々の能動
点に作動電位Ｖを印加するだめの電源手段（１２を含ん
でいる。電源手段ｏ諺は限流抵抗（ハ）、及びフィルタ
キャパシタ（ト）と直列接続され、一方の端子が接地電
位に接続された整流用ダイオード■を備えている。フィ
ルタキャパシタｃ３ゆの両端にはツェナーダイオード（
ト）が挿入され、これに印加される最大電圧を制限する
ものである。この基準電圧源、すなわちツェナーダイオ
ード（ハ）は直列調整トランジスタ０［相］のベース電
極に接続される。ダイオード弼はキャパシタ（至）にか
かる電圧から、直列抵抗（４０を介して作動電位を受は
入しル。ベーストランジスタ、すなわち調整トランジス
タ０りのコレクタ電極は、キャパシタ（ト）に接続され
るが、そのトランジスタのエミッタ電極は過渡フィルタ
キャパシタ（４］）に接続される。

ツェナーダイオード（ハ）の値がツェナーダイオード（
ハ）の値より低いものであるＩＩＤ、それら２つのツェ
ナーダイオード（ロ）及び（至）の値はライン共通ピー
ク電圧より実質的に低く、したがってキャパシタ（ハ）
は十分な電荷を蓄積しており、ここでトランジスタＧ傍
のエミッタ電極には回路００の能動部分を作動させるだ
めの基本り、Ｃ，電圧が提供される。

抵抗比較回路手段θＱはこの発明の出願人に譲渡された
１９８２年５月２８日付前記関連米国出願第８８２８７
５号においてすでに記述された通シであり、これ以上の
説明は省略する。第１及び第２の比較器■及び０６）は
現実の負荷電圧及び電流をそれぞれ所望の負荷電圧を規
定する基準電圧及び所望の負荷抵抗値を規定する電流と
比較するために用いられる。電圧比較器０→の非反転入
力（４４ａ）はラインＬ１の入力（ＩＯａ）と接地電位
との間に接続された電圧減衰器０６）により、負荷電圧
の抜取シ値を受は入れる。図示の通り、減衰手段θ０は
固定直列抵抗（４６ａ）及び可変直列抵抗（４６ｂ）、
並びに分路抵抗（４６０）を含んでいる。可変抵抗（４
６ｂ）を調整することによりＡ　、　Ｃ。

負荷電圧が比較器反転入力（４６１））における固定基
準電圧を超える時点を調整することができ、その時点を
比較器出力（４４ｃ）が状態を変えるところにセットす
るものである。電流比較器０６）は入力抵抗θ印を介し
て電流サンプリンク抵抗０りにかかるＡ、Ｃ，電圧を受
は入れる非反転入力（４６ａ）を有する。電流比較器の
出力（４６ｃ）が状態を変える時点は比較器反転入力（
４６′ｈ）における基準電圧に関する入力（４６ａ）の
電圧によって決定される。基準電圧Ｖｒは作動電位十Ｖ
と反転入力（４４ｂ）及び（４６ｂ）との間に接続され
た第１の抵抗（５０ａ）及びこれらの反転入力から接地
電位にかけて接続された第２の抵抗（ｓｏｂ）を有する
基準電圧分割回路−によって提供される。フィルタキャ
パシタ（５００）は抵抗（５Ｑｂ）にわたして接続され
、基準電位Ｖｒの大きさの急激な乱れを阻止するもので
ある。電圧比較出力（４４ｃ）の信号Ｖは電流比較器出
力（４６ｃ）がバインベル（論理１）に上昇するまでに
ハイレベル（論理１）に上昇し、電流比較器出力（４６
ｃ）がローレベル（論理０）に落ち込むまでにローレベ
ル（論理０）に降下する。ただし、これは負荷抵抗の大
きさＲＬが所望の値より高い場合である。電圧比較器出
力（４４ｃ）は負荷抵抗の大きさが所望値よシ低い場合
には電流比較器出力（４６ｅ）が上昇した後上昇し、ま
たは電流比較器出力（４６ｃ）が下降した後下降するも
のである。

第１及び第２のインバータ６の及び（財）の入力はそれ
ぞれ比較器出力（４４ｃ　）及び（４６ｃ）のうち、関
連するものに接続され、したがって一対の２人力ＮＡＮ
Ｄゲート（ト）及び６→の対応する一方における関連入
力に接続される。ゲート（へ）及び（ハ）の各々におけ
る残りの入力は反対側の比較器の出力に接続される。ゲ
ート（へ）の出力は比較手段のＲ−ハイ出力（１６Ｂ）
に接続されるが、ゲート（ハ）の出力はインバータＭ（
破線で示す）を介して比較手段のＲ−ロー出力（１６ｂ
）に接続される。

ゲート（ト）の出力電圧は、負荷θ］）の現実の抵抗値
が所望のレベ）Ｖ　（基準電圧ＶＲの大きさによりセッ
トされる）より大きい場合においてのみローレベ）ｖ（
論［０）となるが、ゲート（ト）の出力は負荷抵抗の大
きさが所望の抵抗値より小さい場合においてのみハイレ
ベ）Ｖ　（論理１）となる。

積分手段（イ）は抵抗（６諺と直列に接地電位及び積分
器出力（２０ｂ）間に接続された積分キャパシタ■を用
いるものである。直列積分抵抗（財）は積分器の入力（
２０ａ）、及び出力（２０ｂ）の間に接続される。かく
して高負荷抵抗条件においては出方（６）が論理ローレ
ベルに下降し、積ｗｐ；ｙｙメ７ｆ＃Ｗ抵抗（６）及び
（財）並びに順バイアヌされた分離ダイオード（１８ａ
）を介して積分キャパシタ■に充電を行なう。積分器出
力（２０ｂ）の電圧は、したがって所望の負荷抵抗値よ
り低い条件において上昇し、所望の負荷抵抗より高い条
件において降下する。

積分器の出力電圧は調整可能な遅延手段入力（２２ａ）
に印加され、したがって電圧制御オシレータｖＣＯ手段
輪の周波数制御電圧入力（６６ａ）に印加される。標準
ＣＭＯＳ　４０４６集積回路などの一部からなることが
できるＶＣＯ手段輪の定格発振周波数は関連するキャパ
シタ（ａＳａ）及び抵抗（６８ｂ）により制御される。

制御された周波数波形は、出力がリセツ）Ｒ入力（ａｅ
ｃ）のリセット信号により切シ離された場合のほかはＶ
Ｃ○出力（６６ｂ）に現れる。このｖＣＯ出力波形はカ
ウンタ手段（７０のクロックＣ入力に加えられる。カウ
ンタ手段（７０はさらに７００手段のリセット入力（６
６ｃ）と並列に調整自在な遅延手段のリセット入力（２
２ｃ）に接続されたリセットＲ入力を有する。カウンタ
のＱ出力は負荷電流がオンに転じられる（ゼロ交差リセ
ット後の）遅延時間（Ｔｄ）を確立するものであり、リ
セットＲ入力におけるリセット信号の存在後、十分な数
の信号がクロックＣ入力に現れた場合においてのみ付勢
され、これによってカウンタ手段−を所望のカウント値
に向かってカウント動作させるものである。ＶＣＯ手段
の周波数は積分出力電圧が減少した場合において低下し
、Ｒ−ハイ条件においてはカウンタ１７０のＱ出力が付
勢されるまでに必要な遅延時間を増大させ、逆にＲ−ロ
ー条件においては上昇した積分出力電圧が■ＣＯ手段の
周波数を高め、カウンタ（７０）がＶＣＯ出力パルヌの
所定数をカウンタ手段て、そのＱ出力を付勢するまでに
必要な遅延時間を短縮させるものである。カウンタ長さ
及びＶＣＯ手段の最低周波数は入力（ａｓｂ）　Ｏ電圧
が接地電位と基本的に等しいものとして、好捷しくけ次
のようにセットされる。すなわちカウンタのＱ出力がゼ
ロ交差リセット後における電源波形の半サイクル時間よ
り少い間には付勢されず、したがってきわめて高い負荷
抵抗となった場合に完全にオフに転ぜられたスイッチン
グ手段０４）を、その状態に保持するものである。同様
に７６０手段の最大周波数は入力（６６ａ）の電圧が電
源電位に実質的に等しい場合にセットされることにより
、ゼロ交差リセット点とカウンタのＱ出力付勢点との間
の最小遅延時間を提供し、とれが最低ライン電圧条件に
おいて負荷に印加されるべき最大ＲＭＳ電圧と一致する
ことが要求される。

交差検出器（ハ）は、接地電位に接続された反転入力（
７２ａ　）及び第２ラインＬ２に直列抵抗（７４）を介
して接続されるべき非反転入力（７２ｂ　）を有する第
３の比較器（７２を用いるものである。一対の逆向き並
列としたダイオード（７６ａ　）及び（７６ｂ）はこの
比較器入力にわたして接続される。比較器出力（７２ｃ
）はライン波形のゼロ交差ごとに状態を変化する。この
ライン極性情報は第１のゼロ交差検出出力（ｚ４ｂ−１
）においてスイッチドライバーの第２人力（２６ｂ）に
提供される。パルス発生器ｆｆ４）は残シのゼロ交差検
出出力（２４ｂ−２）において短時間パルス（２４’　
）を提供するものである。パルス発生器（７４）は第１
の入力が比較器出力（７２に接続され、残りの入力がエ
ツジ遅延回路（７Ｇを介して比較器出方に接続された排
他的論理和’７’　−）　（７４ａ）を用いる。このエ
ツジ遅延回路ＣＩｅｊは直列抵抗（７６ａ）及び分路キ
ャパシタ（７６ｔ））を含むものである。グー）　（７
４ａ）における出力（２４ｂ−２）からの出力信号は遅
延回路（７Ｑによって確立された幅を有するパルスであ
る。このパルスは比較器（７のの出力矩形波における各
エツジ、すなわちラインＬ波形の各ゼロ交差において現
れる。

リセット手段（ハ）はやはり標準ＣＭＯＳ　４０４６集
積回路などにより形成することができる位相拘束型ルー
プ手段（ＰＬＬ）■を用いるものである。このＰＬＬ手
段の定格周波数は関連する抵抗（８１ａ）及びキャパシ
タ（８１ｂ）の値によりセットされる。このループの応
答性は関連する抵抗（８２ａ）　、（８２ｂ）及びキャ
パシタ（８２ｃ）によって部分的に決定される。ＰＬＬ
出力（８０ａ　）における拘束検出電圧は入力（２８ａ
）におけるパルスに対してループを拘束する（ライン波
形周波数の２倍周波数）ことにより決定された大きさを
有する。ループ周波数が入力（２８ａ）における２倍周
波数のパルス列に拘束されると、出力（８０ａ）は論理
ハイレベ）Ｖ　（論理１）となるが、その逆にループが
拘束状態に達する（回路スタートアップ）まで、もしく
はループがラインゼロ交差の誤発生に基づいて拘束状態
からはずれる場合には、出力（８０ａ）は論理ローレベ
ル（論理０）となる。ゼロ交差情報は、自己非整流型パ
ワースイッチング装置（１４ａ）及び（１４ｂ）の正確
なターンオンタイミングのために知られなければならな
いだめ、ゼロ交差が時機を失するか、または誤発生した
かを知ることは重要である。ＰＬＬ手段の出力（８０ａ
　）は直列抵抗（Ｓ＋ａ）及び分路フィルタキャパシタ
（８４ｂ）からなるフィルタ（財）により低域濾波され
た後、インバータ（ハ）にょシ緩衝増幅される。この緩
衝出力はソフトヌタートアップ手段（至）のリセット入
力（３０ｂ−１）に加えられ、さらに第１ダイオード（
ハ）のアノードに供給される。ダイオード（ハ）のカソ
ードは別のダイオード（イ）のカソードに接続される。

後者のアノードはゼロ交差検出器のパルス発生出方（２
４ｂ−２）に接続される。ダイオード（ハ）及び（イ）
のアノード間における節点は直列抵抗０のを介して接地
電位に接続され、これによって入力（２８ａ）における
信号と、インバータ（ハ）の出力における信号（これは
ＰＬＬ手段の出力（８０ａ）における信号の反転）と、
を論理的にＯＲ処理する。この接地カソード節点におけ
るリセット信号はリセット手段の出方（２ｓｂ−３）に
印加され、これによって調整可能な遅延手段のリセット
入力（２２ｃ　）に結合される。

このリセット信号は各ラインゼロ交差において（パルス
ゲ−）　（７４ａ）により決定される）短い時間だけ存
在する。すなわちロック出力（８０ａ）が低い場合には
、不正確なゼロ交差タイミングを指示することになる。

ヌイツチドライバ一手段（ハ）は一対の２人カＮＡＮＤ
ゲート（１０１）及び（１０３）を具備している。

各ゲートは遅延手段付勢レベルを受は取るためにドライ
バー人力（２６ａ）に接続された１つの入力を有する。

グー）　（１０３）の残りの入力は、ゼロ交差検出器の
ライン極性矩形波を受は入れるだめに入力（２６ｂ）に
接続されているが、ゲート（＋ｏｔ）の残りの入力はイ
ンバータ（ｉｏｓ）を介して入力（２６ｂ）波形の反転
極性型を受は入れるように接続されている。グー）　（
１０３）の出力はインバータ（１０７）により反転され
てから、限流抵抗（１０９）を介してドライバー第１出
力（ｌｏｅ−１）に結合される。グー）　（１０１）の
出力は限流抵抗（１１１）を介してレベルシフト回路（
１１３）の入力に接続される。回路（１１３）は電流源
を含み、かつエミッタ電極が（１１７）を介して正動作
電位子Ｖに結合されたｐＮＰ　）ランジスタ（１１５）
を有する。電位子Ｖからはトランジスタ装置（１１５）
のベース電極にかけて一対のダイオード（１１９）及び
分路抵抗（１２１）が接続される。このトランジスタ装
置のコレクタ電極は保護ダイオード（１２３）を介して
ドライバー第２人力（１０ｏ−２）に接続される。これ
に関連してツェナーダイオード（１２５）が放電用抵抗
（１２７）と並列に用いられ、スイッチング装置（１４
１））に印加される最大ソーヌゲート電圧を制限するよ
うになっている。

基本的な回路動作においてカウンタ（ハ）はゼロ交差直
後にリセットされ、そのＱ出力が論理ゼロレベルとなる
。この論理ゼロ出力に応答してグー）　（１０１）及び
（１０３）の各出力は論理ルベルとなシ、それぞれレベ
ルシフト回路（１１３）、しだがって関連する装置（１
４ｂ）をオフに転じ、インバータ（１０７）の出力を論
理０レベルとし、装置（＋４ａ）をオフに転じるもので
ある。正常動作においてはカウンクヴ０のＱ出力は積分
出力電圧の大きさに応じた遅延時間（Ｔｄ　）が経過し
た後、論理ルベルに付勢される。第２ラインＬ２の電圧
が接地電位に関して正であれば比較器（７のによってグ
ー）（１０３）の残りの入力に論理ルベルが提供される
。したがってグー）　（１０３）の出力は論理ゼロレベ
ルに降下し、インバータ（［＋７）の出力は論理ルヴル
に上昇して装置（１４ａ）をオンに転じ、その装置０４
）及び負荷０１）を通ずる電流を許容する。ラインＬ２
が正極性の半サイクルである場合、イン／＜　−１；’
　（１０５）　ハ”’−ｌ−（ｚｏｌ）の残りの入力に
論理０レベルを加え、この結果、回路（１１３）及び装
置（１４ｂ）はカウンタ（７０）のＱ出力が付勢された
場合であっても遮断状態に維持される。ラインＬ２の正
極性半サイクルの終端部においてゼロ交差検出器出力（
２４ｂ−２）にはゼロ交差パルスが発生し、これがダイ
オード（ト）を介して調整可能な遅延手段の入力（２２
ｃ）に伝達される。カウンタ翰はリセットされる。これ
によるカウンタ出力の論理ゼロレベルはスイッチング装
置（１４ａ）及び（１４ｂ）を非導通状態に置くもので
ある。別の遅延時間（Ｔｄ）が経過した後、カウンタ翰
のＱ出力は再び付勢され、ゲート（１０１）及び（１０
３）の各一方の入力をそれぞれ論理（１）レベルにする
。極性検出用比較器１′７［Ｆ］の出力波形はここにラ
インＬ２における極性の半サイクル中において論理０レ
ベルとなる。この論理Ｏレベルはゲート（１０３）に直
接力口えられ、インバータ（１０７）の出力を論理ゼロ
レベルとし、スイッチング装置（１４ａ）の導ｊｍを阻
止するものである。この論理０レベルはインノく一タ（
１０５）により反転され、ゲート（［１）の残シの入力
において論理ルベル グー）　（１０１）の面入力がここで論理ルベルなると
、グー）　（１０１）の出力において論理Ｏレベルが発
生し、レベルシフト回路（１１３）の装置（１１５）を
オンに転する。出力端子（１０ｅ−２）に瑛れる電圧は
ライン端子（１０ｂ）に関して正極性であって、ツェナ
ーダイオード（１２５）により決定される大きさを有し
、スイッチング装置（１４ｂ）をオンに転じてそのスイ
ッチング装置から負荷αυに流れる電流を許容するもの
である。ラインＬ２の負極性半サイクルの終端部におい
て、ゲート（７４ａ）カラのゼロ交差パルスはダイオー
ド…を介して伝達されることによりカウンタ翰の出力を
リセットし、スイッチング装置（１４Ｉ））ヲ非導通状
態に復帰させるものである。

ここで負荷抵抗値が増大すると７６０手段の入力輪にお
ける電圧が減少し、遅延時間を長引かせてスイッチング
装置（１４ａ）及ヒ（１４ｂ）の各々を関連する電源波
形の半サイクルの短縮された部分において導通させるも
のである。また、負荷抵抗が減少すると、ＶＣＯ手段の
入力（６６ａ）に現れる電圧が上昇し、遅延時間を短縮
させてスイッチング装置（１４ａ）及び（１４ｂ）の各
々を関連する電源波形の半サイクルにおける、よシ長く
された部分において導通させるものである。このように
して平均負荷電流を制御することにより、基準電圧Ｖｒ
により確立された定電流において負荷に発生した電圧降
下、したがって負荷抵抗値が所望の値に制御される。

上述した正常動作中においてゼロ交差パルスが適時に発
生しなかったシ、または誤発生した場合にはＰＬＬ手段
−のロック検出出力（８０ａ）が論理Ｏ状態に降下し、
インバータ（ハ）の出力を論理１状態に上昇させ、その
結果、ダイオード（ハ）を導通させるカウンタＣ０のＱ
出力は直ちに消勢され、これによってスイッチング装置
（１４ａ）及び（１４ｂ）の双方は非導通状態に置かれ
、スイッチング装置及び負荷に対する損傷の危険を阻止
するものである。すなわち本発明の位相制御回路は電源
ラインと絶対的に同期してスイッチ動作するか、または
同期外れが生じた場合には回路を瞬間に遮断し、その同
期外ムｆ生じた後、正確な同期が再び得られる捷でその
遮断状態を維持するものである。始動時において積分用
キャパシタ■はまず放電し、その端子電圧はローレベル
となって最大遅延時間を与え、これによって最小の負荷
電流及び電力とするものである。

電流の急上昇を制限すべく用いられるソフトスタートア
ップ手段（７）は、Ｄ型フリップフロップ論理素子（１
３１）を備えており、この論理素子は正作動電位子Ｖに
接続されたデータＤ入カ及び入力（３０ｂ−１）を介し
てリセット手段のインバータ（ハ）の出力（２８ｂ−１
）に接続されたりセラｌ−Ｒ入力を有する。フリップフ
ロップ（１３１）のクロックＣ入力は電圧比較器の出方
（４１１０）に接続される。このフリップフロップのＱ
出力は第１の二人力ＮＡＮＤゲー）グー１３３）の一つ
の入力に接続され、このグー）　（１３３）の残りの入
カバゼロ交差検出手段のゼロ交差パルス出力（２４ｂ−
２）に接続される。グー）　（１３３）の出力は第２の
二人力ＮＡＮＤゲー）グー３５）の一方の入力に接続さ
れる。とのＮＡＮＤゲー１グー（１３５）の他方の入力
は比較回路手段におけるゲート（イ）の出力に接続され
ている。インバータＧすは用いられず、ソフトスタート
アップ手段の出°力（３０ｃ）におけるゲ−ｌ・（１３
５）の出力が比較手段の出力（ｔａｂ）に接続される。

インバータ弼の出力における論理１リセツト電圧が現れ
る場合、ＰＬＬ手段翰は初期ターンオンにおいて周波数
拘束を行ない、フリップフロップ（Ｌ３１）のＱ出力が
回路ターンオンにおける論理ルベルとなるようにする。

各電源波形のゼロ交差において、論理１パルヌはグー）
　（７４ａ）の出力及びグー）　（１３３）の残りの入
力に現れる。したがって各ライン波形のゼロ交差におい
てグー）　（１３５）の一方の入力に論１０パルスが発
生し、各ゼロ交差ごとに比較器出力（＋　ｓｂ）に論理
１パルスが現れるようにする。

これらの論理１パルスは積分用キャパシタに加えられ、
電流及び電圧の双方がそれらの域値より低いためにいま
だ作動していない抵抗比較器から低抵抗パルスを無視さ
せるものである。この無視（ｍｏｃｋ）パルスは積分用
キャパシタ（６０）に緩やかに充電され、遅延時間（Ｔ
ｄ）を緩やかに縮小させる。この遅延時間が緩やかに縮
小される場合に平均負荷電流における緩やかな増加が生
ずる。遅延時間が短縮を続け、負荷電流が増加していく
と、比較回路の電流域値は交差し、ゲート（財）の出力
から出た論理Ｏパルスは回路出力（＋　ｓ　ｂ　）にお
いて付加的な論理１パルスを提供し、さらに積分キャパ
シタを充電させることにより負荷電流を増加するもので
ある。然る後、電圧域値が最初に交差し、フリップフロ
ップ（＋ａ＋）のクロックＣ入力に論理ルベルが加えら
れ、そのＱ出力が論理Ｏレベルにセットされるとともに
、ゲート（＋ａＳ）が消勢される。ゲート輪の出力レベ
ルはゲート（＋３５）を介して伝達され、正常動作が開
始される。然る後、スイッチング装置導通時間の制御は
完全に抵抗比較手段０６）の制御下に入り、その状態は
、ノイズまたは遮断に基づくゼロ交差の乱調が生ずるま
で続く。然る後、ソフトスタートアップ手段Ｏ０は、再
び付勢され、負荷（１１）を新たに流れる電流が急激に
増加することを阻止する。

本発明の新規の位相制御回路における好ましい実施例は
低電圧用負荷を付勢するためのものとしてここに詳述し
たが、これに種々の変形を加え得ることは当業者にとっ
て自明であろう。

【図面の簡単な説明】

第１図は低電圧用負荷及びパワースイッチング手段に関
連して用いられる低電圧負荷用位相制御回路のブロック
線図、第１ａ〜ＩＣ図は前記位相制御回路の動作を理解
するために作図された波形図、第２図は第１図の回路の
好ましい実施例を示す略図である。 （Ｌ＋）、　（Ｌ２）・・・・・−・・・・・・・・・
・・電源ライン（Ｉｔ、）＝・・・・・・・・・−・・
負荷電流（Ｉｓ）・・・・・−・−・・・・・スイッチ
ング素子電流（ｕ）　（Ｒｔ、）・・・・・・・・・・
・・・・・・・・負荷抵抗（ロ）（Ｒｓ　）・・・・・
・・・・・・・・・・・・・サンプリング抵抗（１４）
・・・・・・・・・・・・パワースイッチング手段（１
６）・・・・・・・・・・・・抵抗比較回路（財）・・
・・・・・・・・・・積分回路Ｈ・・・・・・・・・・
・・調整可能な遅延手段（ハ）・・・・・・・・・・・
・交差検出器（ハ）・・−・・・・・・・・スイッチド
ライバ一手段（ハ）・・・・・・・・・・・・リセット
手段−・・・・・・・・・・・・ソフトスタートアップ
手段手続補正書］２） 特許庁長官　　　　　　殿 ■、小事件表示　昭和５８年Ｖ？許願第１８４３１３号
２、発明の名称　　低電圧負荷用位相制御回路３、補正
をする者 事イ！１との関係　　特許出願人 氏　名（名　称）　　　　ゼネラル・エレクトリック・
カンパニ４４、代理人　　　　〒６０４ ６、補正により増加する発明の数 ７、補正の対象　明ＭｆＪ書全文 ８補正の内容 山　明Ｍ書の＃書。（内容に変更なし）９添附書類の目
録

Claims (1)

1. 【特許請求の範囲】 （１）比較的低電圧用の負荷に電流を通ずるために比較
   的高電圧のＡ、　Ｃ，電源に前記負荷と直列に接続され
   たスイッチング手段と、 前記負荷の抵抗値の現実の大きさを監視するとともに、
   前記現実の負荷抵抗値と所望の負荷抵抗値との間の差に
   応答して変化する特性を有する変化信号を発生するため
   の手段と、前記スイッチング手段が前記電源の波形の周
   期的なゼロ交差点の各々において、負荷電流の導通を休
   止するようにリセットするためのリセット手段、及び 前記電源波形の各ゼロ交差点を過ぎた後、前記変化信号
   に調整自在に応答した所定時点において、前記スイッチ
   ング手段による負荷電流の導通を開始させるための遅延
   手段 を備えたことを特徴とする高電圧Ａ、　Ｃ，電源から低
   電圧負荷を付勢するための回路。 （２）　　前記スイッチング手段が第１及び第２のスイ
   ッチング装置を含み、前記スイッチング装置の各々が前
   記電源波形の第１及び第２の極性部分を通じてそれぞれ
   電流を導くようにしたことを特徴とする特許請求の範囲
   第（］）項記載の回路。 ５＼ （３）　　前記各スイッチング装置が電界効果トランジ
   スタからなることを特徴とする特許請求の範囲第（２）
   項記載の回路。 （４）　　前記回路がさらに］配電源波形の各極性部分
   において、反対極性のスイッチング装置に電流が通じな
   いようにするために前記スイッチング装置の各々に直列
   接続された一方向導通手段を備えたことを特徴とする特
   許請求の範囲第（２）項記載の回路。 （５）　　前記スイッチング手段かさらに前記リセット
   手段及び前記遅延手段に応答して前記各スイッチング装
   置のオン／オフを切換えるためのゲート手段を含むこと
   を特徴とする特許請求の範１ｕｆ（第（２）項記載の回
   路。 （６）前記回路がさらに前記ゲート手段の少なくとも一
   方からの出力レベルをずらせて関連する前記スイッチン
   グ装置の１つに適用するための手段を備えたことを特徴
   とする特許請求の範囲第（５）項記載の回路。 （ア）　　前記回路がさらに、前記周期的な電源波形の
   ゼロ交差点の乱調又は不存在を検出した時に別の信号を
   発生するための手段を備え、前記別の信号に応答して前
   記リセット手段が直ちに動作するとともに前記遅延手段
   が阻止されるようにしたことを特徴とする特許請求の範
   囲第（］）項記載の回路。 （８）　　前記回路がさらに前記負荷電流の大きさを、
   前記回路の各付勢状態に応答してその基準値に向かって
   緩やかに増大させるためのスタートアップ手段を備えた
   ことを特徴とする特許請求の範囲第（７）項記載の回路
   。 （９）　　前記スタートアップ手段がさらに前記別の信
   号の各発生に応答して作動するものであることを特徴と
   する特許請求の範囲第（８）項記載の回路。 Ｃ０）前記検出手段が基準周波数として前記周期的なゼ
   ロ交差点を受信し、電源ライン波形のゼロ交差点が前記
   周期的なゼロ交差点の１つに対する所定の関係において
   生しない限り、前記別の信号を提供するための位相拘束
   型ループ手段を含むこと全特徴とする特許請求の範囲第
   （７）項記載の回路。 （１１）前記回路がさらに前記負荷電流の大きさを前記
   回路の各付勢状態に応答してその基準値に向かって緩や
   かに増大させるためのスタートアンプ手段を含むことを
   特徴とする特許請求の範囲第（１）項記載の回路。 （１２）前記抵抗値感知手段が所望の負荷抵抗値の大き
   さよりそれぞれ小さいか、または大きい値を有する現実
   の負荷抵抗値にそれぞれ応答して第１及び第２の信号を
   発生するための手段と、前記第１及び第２の信号を積分
   して前記変化信号を与えるための手段を含むことを特徴
   とする特許請求の範囲第（１）項記載の回路。 （１３）前記遅延手段が前記信号の大きさに周期的に応
   答した出力波形を有するオシレータ手段、及び前記オシ
   レータ手段の波形周期のカウントが所定数に達したこと
   に応答して確立される所定の遅延時間の後、前記スイッ
   チング手段にターンオン信号を供給するためのカウンタ
   手段を含むことを特徴とする特許請求の範囲第（１２）
   項記載の回路。