JPS598794B2 - デンシトケイカイロ - Google Patents

Description

【発明の詳細な説明】 この発明は、電子時計回路の改良に関するものである。

第１図はこの種の電子時計回路の従来例を示す。

図において１は基準周波数信号１０を発生する信号発生
器で、例えば水晶発振器から得られる信号を分周して、
１（Ｈｚ）の正確な基準周波数信号１０を発生する。

１１は秒計数回路で、基準周波数信号１０を計数してＯ
Ｏ秒から５９秒に相当する秒信号１１０を発生し、また
この秒信号、１１０が５９秒から００秒に変るときに桁
上げ信号１１１を発生する。

この桁上げ信号１１１は、１分周期の信号になっている
。

１２は分計数回路で桁上げ信号１１１を計数して００分
から５９分に相当する分信号１２０を出力するとともに
この分信号１２０が５９分から００分に変るときに桁上
げ信号１２１を発生する。

この桁上げ信号１２１は１時間周期の信号である。

１３は時計数回路で、桁上げ信号１２１を計数してＯＯ
時から２３時に相当する時信号１３０を発生するととも
に、この時信号１３０が２３時から００時に変るときに
桁上げ信号１３１を出力する。

この桁上げ信号１３１は１日周期の信号である。

１４は日計数回路で、桁上げ信号１３１を計数して０１
日から３１田こ相当する日信号１４０を出力する。

各信号１１０，１ ２０ ， １ ３０ ， １ ４０
は、例えば液晶を用いた表示器に送られ夫々秒、分、時
、日をデイジタル型式で表示するのに使われる。

このように従来の電子時計回路は、秒、分、時、日を表
示するために夫々別々の計数回路を用いており、上例の
ように日までを含めた表示をするには、合計４つの計数
回路１１〜１４が必要である。

この計数回路は、例えばフリツプフロツプなどを用いて
構成されるが数多くの回路素子を使用する必要があり、
これを含めて集積回路を構成する場合におてても、この
集積回路の大半が計数回路で占められる結果になる。

ストップウオッチ回路を付加した従来の電子時計回路で
は、第１図に示す基準周波数信号１０を計数する秒計数
回路１５が付加され、これはストップウオッチ信号１６
０が与えられた期間中の基準周波数信号１０を計数し、
秒信号１５０を出力する。

この従来回路においても、秒計数回路１５が他の計数回
路１１〜１４と別に付加されているので、計数回路はや
はり大きくなる。

この発明は、１つの計数回路を少なくとも２つの互いに
異なる信号を出力するように利用することにより、回路
構成の簡略化を計った電子時計回路を提案するものであ
る。

第２図はこの発明回路の第１実施例を示す。

この実施例は、第１図の４つの計数回路で実施するよう
に構成されたものである。

図中１は１（Ｈｚ）の正確な基準周波数信号１０を発生
する信号発生器、２０は計数回路で、基準周波数信号１
０を受ける入力端子■の他に、出力信号２１０発生する
出力端子Ｑ１桁上げ出力信号２１１を出力する出力端子
０１データ信号０２１を受けるデータ入力端子Ｄ，
ＩＪセット信号４０５を受けるリセット端子Ｒ１、デー
タ入力命令信号４０６を受ける命令入力端子Ｌ１及びメ
モリ信号３１０を受ける入力端子Ｂを持っている。

この計数回路２０は、基準周波数信号１０を計数する第
１の機能と、リセット信号４０５によって計数値をリセ
ットする第２の機能と、命令入力端子Ｌへのデータ入力
命令信号４０６によってデータ信号０２１の入力を受け
てこれをプリセットする第３機能と、上記データ信号０
２１のプリセット後にメモリ信号３１０に基づいて、プ
リセットされたデータ信号値にプラス１の付加計数を行
なう第４の機能を持っている。

３１は第１のメモリ回路であり、桁上げ出力信号２１１
を受けてこれを記憶し、この記憶内容をメモリ信号３１
０として出力するように構成されるとともに、リセット
信号０３１をＲ２端子に受けたときに記憶内容を消去で
きるようになっている。

３２〜３５は第２のメモリ回路であり夫々計数回路２０
の出力信号２１０を受けて、出力信号３２０，３３０，
３４０，３５０，を出力する。

出力信号３２０，３３０，３４０，３５０，は夫々秒信
号、分信号、時信号、日信号として利用され、図示しな
いデイジタル形式の表示器に送られる。

５１〜５４は夫々出力信号３２０，３３０，３４０，３
５０を受けこれらの出力信号の何れかをデータ信号０２
１として出力するスイッチ回路、６１〜６４は夫々出力
信号３２０，３３０，３４０，３５０ を受けてこれを
判定する判定回路であり、判定回路６１は６０秒、即ち
００秒を、判定回路６２は６０分、即ち００分を、判定
回路６３は２４時、即ち００時を、判定回路６４は３２
出即ち０１日を夫々検知し、出力信号６１０，６２０，
６３０，６４０を発生する。

４０はメモリ回路３１の出力メモリ信号３１０と、判定
回路６１〜６４の判定出力信号６１ ０ ，６２０ ，
６３０ ，６４０とを受けて、制御信号４０１ ，４０
２ ，４０３ ，４０４と、計数回路２０へのリセット
信号、４０５とデータ入力命令信号４０６とを発生する
制御回路である。

Ｒ３はリセット信号０４１を受けるリセット端子である
。

制御信号４０ １ ，４０２ ，４０３，４０４は夫々
第２のメモリ回路３２〜３５の記憶タイミングを制御し
、またスイッチ回路５１〜５４の閉路タイミングを制御
する。

なお第２図においては、図面の複雑さを避けるために、
全体の系のタイミングを制御するダロツク信号及び電源
電圧に関する配線を省略している。

第３図は上記計数回路２０の具体的構成例を示す。

図中２２１〜２２６はＪＫフリツプフロツプ、２３１〜
２４２はＡＮＤ回路、２５１〜２５７はインバータ、２
６１，２６２はＮＡＮＤ回路、２７１はＯＲ回路、２８
０〜２９９はＮＯＲ回路である。

これは６４進の計数回路であり、Ｑ１〜Ｑ６の６つの出
力端子で６ビットの出力信号２１０を出力する。

これに合せてデータ信号０２１の入力端子Ｄも６個Ｄ１
〜Ｄ６設けられている。

端子Ｂへのメモリ信号３１０は常態ではＬレベルになっ
ており、従ってＡＮＤ回路２３１を介して端子■への基
準周波数信号１０がＯＲ回路２７１を通って各ＪＫフリ
ツプフロツプ２２１〜２２６のＴ端子に与えられ、この
状態では各フリップフロツプが基準周波数信号１０を計
数する。

フリツプフロツプ２２１〜２２６は順次前段フリツプフ
ロツプの１６の周波数でカウント動作を行ない、フリツ
プフロツプ２２１〜２２６のウエートは、夫々１，２，
４，８，１６，３２となる。

端子Ｑ１〜Ｑ６の出力をＮＯＲ回路２８０で綜合すれば
出力端子Ｏには、００が計数されたときにＨレベル出力
が得られる。

ｉ子Ｒ１へのリセット信号４０５がＨレベルになれば、
各フリツプフロツプ２２１〜２２６のリセット端子Ｒは
Ｈレベルとなり、各フリツプフロツプ２２１〜２２６が
リセットされる。

命令入力端子Ｌへのデータ入力命＋−４０６がＨレベル
になると端子Ｄ１〜Ｄ６へのデータ信号０２１が各ＪＫ
フリツプフロツプ２２１〜２２６のＪＫ端子に与えられ
、この状態で各フリツプフロツプ２２１〜２２６のＴ端
子へ１つのクロツクが与えられると、データ信号０２１
が各フリツプフロツプ２２１〜２２６にプリセットされ
る。

この状態で更に、各フリップフロツプのＴ端子へ１クロ
ツクが与え−られると、計数回路２０はプリセットされ
たデータ信号０２１の値に１を加えた数を付加計数し、
（データ信号値＋１）の付加計数出力をＱ１〜Ｑ６に発
生する。

プリセ゛ットのためのクロックと、付加計数のためのク
ロツクは、端子Ｂへのメモリ信号３１０がＨレベルとな
ったときに、クロツク端子ＣからＡＮＤ回路２３２、Ｏ
Ｒ回路２７１を通じて各フリツプフロツプ２２１〜２２
６のＴ端子へ与えられる。

第４図は制御回路４０の具体的構成例を示す。

図中４１１ ，４１２，４１３，４１４はＤフリップフ
ロツプ、４２１はインバータ、４３１〜４３３はＮＡＮ
Ｄ回路、４４１はＯＲ回路、４５１はＡＮＤ回路である
。

判定出力信号６１０〜６４０は夫々Ｄフリツプフロツプ
４１１〜４１４のＤ端子に与えられるとともに、ＯＲ回
路４４１の入力となっている。

リセット信号４０５は、判定出力信号６１０〜６４０の
ＯＲ出力として出力される。

クロツク端子Ｃからのクロックは、各フリツプフロツプ
４１１〜４１４のＴ端子へまた、リセット端子Ｒ３への
リセット信号０４１はそれらの各リセット端子Ｒに与え
られる。

フリツプフロツプ４１１のＱ出力をインバータ４２１に
与えることによって制御信号４０１が、フリツプフロツ
プ４１１，４１２の出力をＮＡＮＤ回路４３１へ与える
ことによって制御信号４０２が、フリツプフロツプ４１
２，４１３のＱ出力をＮＡＮＤ回路４３２へ与えること
により制御信号４０３が、更にフリツプフロツプ４１３
，４１４のＱ出力をＮＡＮＤ回路４３３へ与えることに
より制御信号４０４が、夫々作られる。

ＡＮＤ回路４５１はメモリ回路３１のメモリ出力３１０
と、計数回路２０の桁上げ信号２１１を受けて、データ
入力命令信号４０６を発生する。

さて第２図に示す実施例について動作説明をする。

先ず計数回路２０の出力端子Ｑの出力信号が１〜５９秒
に相当する出力であれば、制御回路４０の出力４０１〜
４０６の中、出力信号４０１のみがＨレベルとなり、こ
のためメモリ３２は端子Ｑの出力信号２１０を順次メモ
リして出力する。

この状態では、メモリ回路３２からの秒信号出力３２０
のみが、計数回路２０による基準周波数信号１０の計数
動作に伴なって変化することになる。

メモリ回路３３〜３５は夫々そのときの分、時、日の信
号をメモリして、出力している。

計数回路２０の端子Ｑの出力２１０は、１分毎に６０秒
即ちＯＯ秒に相当する信号となるが、これが６０秒即ち
ＯＯ秒になるたび毎に、これが次の０１秒に達するまで
の１秒の期間に必要な桁上げ動作が行なわれる。

この桁上げ動作にはメモリ３２の内容を００秒にリセッ
トする第１の動作、メモリ３３の内容を桁上げする第２
の動作、メモリ３３の内容に応じて必要あればメモリ３
４の内容を桁上げする第３の動作、更にメモリ３４の内
容に応じて必要あればメモリ３５の内容を桁上げする第
４の動作が含まれる。

一般的に言えば上記第１の動作は、計数回路２０の出力
２１０が６０秒に相当する信号となったときに、先ず判
定回路６１の判定出力６１０がＨレベルになることによ
ってリセット信号４０５を発生し、このリセット信号４
０５によって計数回路２０をリセットし、信号２１０を
００秒に相当する信号とし、この信号２１０を制御信号
４０１に基づいてメモリ３２に記憶させる動作である。

出力２１０が６０秒に相当する信号となったときに制御
信号４０１はＬレベル、制御信号４０２はＨレベルとな
り、また出力２１０が００秒に相当する信号となったと
きに桁上げ信号２１１が出力される。

上記第２の動作は、上記第１の動作の後に、制御信号４
０２に基づいてメモリ３３の内容即ち分信号をスイッチ
回路５２を通じてデータ信号０２１として出力し、これ
をデータ入力命令信号４０６に基づいて計数回路２０内
にプリセットし、その後上記第１の動作で桁上げ信号２
１１が出力されたことに基づいてこのプリセット値にプ
ラス１を行なう付加計数を計数回路２０で行なわせ、更
にこの付加計数を行なった後に出力２１０として得られ
る分信号を制御信号４０２に基づいてメモリ３３に記憶
させる動作である。

この第２の動作において付加計数を行なった後に出力２
１０として得られる分信号が６０分に相幽する信号にな
れば、判定回路６２の判定出力６２０がＨレベルになる
ことによって再びリセット信号４０５を発生しこのリセ
ット信号４０５により計数回路２０をリセットし、その
内容をＯＯ分に相当する信号にした後、この００分に相
当する信号を制御信号４０２に基づいてメモリ３３に記
憶させる。

出力２１０が６０分に相当する信号となったときには、
判定出力信号６２０に基づいて制御信号４０２がＬレベ
ル、制御信号４０３がＨレベルとなり、また出力２１０
が００分に相当する信号となったときに桁上げ信号２１
１が出る。

上記第３の動作は、第２の動作によって制御信号４０３
がＨレベルになっておれば、この制御信号４０３に基づ
いてメモリ３４の内容即ち時信号をスイッチ回路５３を
通じてデータ信号０２１として出力し、更に前の第２の
動作によって桁上げ信号２１１が出ておればデータ入力
命令信号４０６を出し、スイッチ回路５３を通じて出力
された時信号を計数回路２０内にプリセットするととも
に、このプリセット値にプラス１の付加計数を行なわせ
、この付加計数を行なった後の計数回路２０の出力２１
０を制御信号４０３に基づいてメモリ３４に記憶させる
。

付加計数後の出力２１０が２４時に相当する信号になれ
は、判定回路６３の判定出力６３０がＨレベルになるこ
とによりリセット信号４０５を再び発生し、このリセッ
ト信号４０５により計数回路２０をリセットし、その内
容を００時に相当する信号にした後、このＯＯ時に相当
する信号を制御信号４０３に基づいてメモリ３４に記憶
させる。

出力２１０が２４時に相当する信号になったときには、
判定出力信号６３０に基づいて、制御信号４０３がＬレ
ベル、制御信号４０４がＨレベルとなり、また出力２１
０がＯＯ時に相当する信号になれば、桁上げ信号２１１
がＨレベルとなる。

第４の動作は、第３の動作によって制御信号４０４がＨ
レベルになっている場合に起り、この場合制御信号４０
４に基づいてメモリ３５の内容即ち日信号をスイッチ回
路５４を通じてデータ信号０２１として出力し、更に前
の第３の動作によって桁上げ信号２１１が出力されてお
ればデータ入力命令信号４０６を出し、スイッチ回路５
４を通じて出力された日信号を計数回路２０にプリセッ
トするとともに、このプリセット値にプラス１の付加計
数を行なわせ、この付加計数を行なった後の計数回路２
０の出力２１０を制御信号４０４により、メモリ３５に
記憶させる。

付加計数後の出力２１０が３２日に相当する信号になれ
ば、判定回路６４の判定出力６４０がＨレベルになり、
これによってリセット信号４０５を再び発生し、このリ
セット信号４０５により計数回路２０をリセットし、出
力２１０を０１日に相当する信号とし、これを制御信号
４０４に基づいてメモリ３５に記憶する。

以上に述べた第１〜第４の動作は、出力２１０が６０秒
に相当する信号になってから通常２０クロツク以内の期
間には全て完了するように構成され、この後は制御回路
４０へのリセット信号０４１により信号４０１〜４０６
の中、信号４０１のみがＨレベルになる状態に帰り、計
数回路２０は基準周波数信号１０の計数に備える。

この信号１０が再びＨレベルになるのは、それがＬレベ
ルになった後通常６０クロツク期間を経過した後の時点
に設定され、この期間内に上に述べた第１〜第４動作は
完了するようになされる。

次に第２図の実施例の動作をタイミングチャートである
第５図を用いて説明する。

第５図の波形イはこの系のタイミングを制御しているク
ロツク波形である。

すべての動作はこのクロツクタイミングに同期する。

基準周波数発生器１からの基準周波数１０は波形口に示
してある。

今この信号１０がＨレベルのとき（図の左端の位置）で
は２日８時５９分５９秒の状態にあり、次に信号１０が
ＨレベルからＬレベルになり６０秒の状態（２日９時０
０分００秒）になる場合を考える。

このとき６０秒になる前は信号４０１波形へはＨレベル
であり、計数回路２０の出力２１０はメモリ３２に記憶
され、そのままの出力が出力信号３２０となり、５９秒
を表示している。

この秒信号３２０は計数回路２０のデータ信号０２１と
もなるが、データ入力命令信号４０６の波形ヌがＬレベ
ルであるため計数回路２０へは入力されず、計数回路２
０は信号１０を計数している。

又分信号出力３３０、時信号出力３４０、日信号出力３
５０は各々メモリ回路３３ ，３４ ．３５の記憶内容
、この場合夫々５９分、８時、２日の信号を出力してい
る。

さて、信号１０がＨレベルからＬレベルになり６０秒と
なった場合を考える。

この時のタイミングをクロツクイの波形で０番目とする
。

この場合信号３２０は６０秒を増しているので判定回路
６１の出力６１０がＬレベルからＨレベルとなり、これ
に伴って制御回路４０のリセット信号出力４０５が１番
目のクロツクでＨレベルとなり計数回路２０をリセット
する。

この結果信号２１０及び３２０はＯＯ秒を示す。

（波形ル，力参照）これと同時に桁上げ信号２１１が波
形二に示す通り、ＬレベルからＨレベルになり、また信
号３１０は波形ホに示す通りＬレベルからＨレベルとな
る。

この場合クロツク２番目のタイミング制御回路４０の制
御信号４０１はＨレベルからＬレベルになり逆に信号４
０２はＬレベルからＨレベルとなる。

しかし信号４０３ ，４０４はＬレベルのままである。

この状態になるとメモリ回路３２は００秒を記憶したま
ま新たなメモリ動作が停止するので信号２１０が変化し
分信号となってもメモリ３２の記憶内容は変化しない。

従って秒信号３２０は波形力に示す通りＯＯ秒のままで
ある。

しかし信号４０１がＨレベルからＬレベルヘ又信号４０
２がＬレベルからＨレベルになるのでスイッチ５１はオ
フしスイッチ５２はオンし、メモリ回路３３の中の信号
（状態は５９分）が計数回路２０へのデータ信号０２１
となり波形ヌに示す命令信号４０６がＨレベルとなるの
に応じて３番目のクロツクタイミング計数回路２０に５
９分の信号が入力されプリセットされる。

続いてこの計数回路２０はこれでデータがプリセットさ
れ更にメモリ回路３２の出力がＨレベルであると１クロ
ツクだけ付加計数されるようになっているので、次の５
番目のクロックタイミングの計数回路２０がこの１クロ
ツクの付加計数を行なう。

これは５９分の信号がプリセットされた計数回路２０の
出力２１０を６０分に相当する信号とすることになり（
波形ル参照）６０秒の場合と同様６番目のクロツクタイ
ミングで判定回路６２の出力６２０がＬレベルからＨレ
ベルになり、リセット信号４０５が再びＬ Ｌ−ベルと
なって計数回路２０がリセットされる。

メモリ回路３１は周期的なリセット信号０３１によりセ
ットされるので、今の場合クロツクの５番目のタイミン
グでリセットされメモリ回路３１の出力３１０はＨレベ
ルからＬレベルとなる。

このとき出力３３０は００分を示していることは明らか
である。

そして７番目のクロ゛ンクタイミングで制御回路４０の
出力４０２がＨレベルからＬレベルへ、又出力４０３が
ＬレベルからＨレベルへ変化する。

このときはスイッチ５２は閉じられスイッチ５３が開き
、メモリ回路３４の内容が計数回路２０へのデータ人力
０２１となる。

（内容は８時）。

８番目のクロツクタイミングでデータ入力命４＞４０６
がＬレベルからＨレベルとなり、これに呼応して、デー
タ入力信号０２１が計数回路２０にプリセットされる。

このとき計数回路２０の出力２１０は８時を示す。

さらにメモリ回路３１の出力３１０がＨレベルであるの
で、計数回路２０は１クロツクの付加計数を行ない、出
力信号２１０は９時の状態となる。

このようになっても判定回路６３はＬレベルのままであ
り、更に１０番のタイミングでメモリ回路３１の出力３
１０はＨレベルからＬレベルになる（波形ワ）。

１２番目のタイミングで、出力６１０〜６４０、出力３
１０がＬレベルであるため、制御回路４０の出力４０３
はＨレベルからＬレベルとなり、また出力４０１はＬレ
ベルからＨレベルに戻る。

この場合出力３２０〜３５０は夫々００秒、００分、９
時、２日であることに変わりはなく、これは従来回路の
場合も同様であるので、消費電力に変わりはない。

第６図はこの発明の他の実施例を示す。

この実施例は、ストップウオッチ桟能を有する電子時計
回路であり、簡単には通常は日信号を計数する計数回路
にストップウオッチの計数機能を行わせるものである。

信号発生器１、秒、分、時の計数回路１１ ，１２，１
３は第１図と同様に秒信号出力、分信号出力、時信号出
力１ １ ０，１２０，１３０を出力する。

３６は時計数回路１３の桁上げ出力１３１を記憶するメ
モリ回路で、リセット信号０３６を受けるリセット端子
Ｒ２を有している。

２４は第２図に示した計数回路２０と同様な計数回路で
あり、入力端子■、リセット端子Ｒ１、データ入力端子
Ｄ１データ入力命令端子Ｌ及び出力端子Ｑを有している
。

３７は別のメモリ回路であり、計数回路２４の計数出力
端子Ｑからの出力信号２４０をストップウオッチ信号１
６０に基づいて記憶する。

５５はスイッチ回路で、同じくストップウオッチ信号１
６０により計数回路２４へのデータ入力信号０２４を出
力する。

６５は計数回路２４の出力２４０を判定し、また信号１
６０を受けてリセット端子Ｒ１へのリセット信号６５０
を発生する。

これは６０秒を判定する機能と、３２日を判定する機能
をもっている。

７１はメモリ回路３６と入力端子■との間のスイッチ回
路、８１はスタートストップ切換回路で、信号発生器１
からの信号１０とスタートストップ信号０８１−を受け
、スイッチ回路７１への出力信号８１０を出力する。

出力信号８１０は、スタートのときに秒信号となりスト
ップのときにはＬレベルに固定される。

なおストップ゛ウオッチ信号１６０は計数回路２４のデ
ータ入力命令端子Ｌ１及びスイッチ回路７１へも与えら
れている。

なおスイッチ回路７１は信号１６０に応じて出力３６０
または８１０を切換えて出力する８ 通常の時計動作では、一旦メモリ回路３６で記憶された
時計数回路１３の桁上げ信号１３１をスイッチ回路７１
を通じて計数回路２４が計数し、その出力２４０は日信
号となっている。

ストップウオッチ信号１６０がＨレベルになり、ストツ
ウオッチ命令が出されると、そのときの計数回路２４の
出力２４０がメモリ回路３７に記憶されるとともに、判
定回路６５がリセット信号６５０を出力し、計数回路２
４をリセットする。

併せて信号１６０がＨレベルになることにより、スイッ
チ７１が切換わり、出力３６０に代って出力、８１０を
計数回路２４の入力端子■に結合する。

スタートストップ信号０８１がスタートとなりストップ
ウオッチ動作の開始が指示されると、信号８１０は秒信
号となり、これが計数回路２４で計数される。

信号０８１がストップとなり、ストップウオッチの停止
が指示されると、信号８１０はＬレベルとなり、計数回
路２４の計数動作は停止し、信号２４０によりストップ
ウオッチで計時された秒信号が出力され、これが表示器
で表示される。

なおストップウオッチの計時期間中に、出力２４０が６
０秒となれば、判定回路６５はリセット信号６５０を出
力し、計数回路２４を００秒にする。

次に再び通常の計時動作に戻すときには、信号１６０が
Ｌレベルにされる。

この結果、メモリ回路３７の記憶内容（日信号）がスイ
ッチ５５を通じて計数回路２４のデータ入力端子Ｄに与
えられ、これが計数回路２４にプリセットされる。

ストップウオッチとしての使用中に時計数回路１３から
の桁上げ信号１３１が出るさ（午前零時にストップウオ
ッチとして使用するとこうなる）メモリ回路３６がこの
桁上げ信号１３１を記憶するので、通常の計時動作に戻
ってメモリ３７の内容が計数回路２４にプリセットされ
たときに、計数回路２４が１つの付加計数を行なう。

計数回路２４の出力２４０が３２日に相当する信号にな
れば、信号６５０がＨレベルとなり、計数回路２４がリ
セットされ、出力２４０は１日に相当する信号となる。

この第６図の実施例では、ストップウオッチ機能のため
に特別な計数回路を付加する必要がない。

以上のようにこの発明回路によれば、より少ない計数回
路を用いて所要の機能を行なわせることができ、小形で
安価な電子時計回路を実現できる。

【図面の簡単な説明】

第１図は従来回路のブロック図、第２図はこの発明回路
の一実施例を示すブロック図、第３図、第４図はその要
部の詳細を示す回路図、第５図は動作タイミングチャー
ト図、第６図はこの発明回路の他の実施例を示すブロッ
ク図である。 図中１は信号発生器、１１，１２，１３，１４，２０，
２４は計数回路、３１〜３７はメモリ回路、４０は制御
回路、５１〜５５はスイッチ回路、６１〜６５は判定回
路、７１はスイッチ回路、８１はスタートストップ切換
回路である。 なお図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. １ 基準周波数信号を受ける入力端子１と、出力信号を
   発生する出力端子Ｑと、桁上げ出力信号を出力する出力
   端子Ｏと、データ信号を受けるデータ入力端子Ｄと、リ
   セット信号を受けるリセット端子Ｒ１と、データ入力命
   令信号を受ける命令入力端子Ｌと、メモリ信号を受ける
   入力端子Ｂとを具備し、上記入力端子■に供給される基
   準周波数信号を計数する第１の機能と、上記リセット端
   子Ｒ１へのリセット信号によって計数値をリセットする
   第２の機能と、上記命令入力端子Ｌへのデータ入力命令
   信号によって上記データ信号の入力を受けてこれをプリ
   セットする第３の機能と、上記データ信号のプリセット
   後に上記入力端子Ｂに供給されるメモリ信号に基づいて
   、プリセットされたデータ信号値にプラス１の付加計数
   を行なう第４の機能とを有した計数回路、この計数回路
   の桁上げ出力信号を受けてこれを記憶し、この記憶内容
   をメモリ信号として出力するとともに、リセット信号を
   Ｒ２端子に受けたときに記憶内容を消去するメモリ回路
   、上記計数回路の出力信号を受けてこれを記憶し、この
   記憶内容を秒信号として出力する秒信号用メモリ回路、
   上記計数回路の出力信号を受けてこれを記憶し、この記
   憶内容を分信号として出力する分信号用メモリ回路、上
   記計数回路の出力信号を受けてこれを記憶し、この記憶
   内容を時信号として出力する時信号用メモリ回路、上記
   計数回路の出力信号を受けてこれを記憶し、この記憶内
   容を日信号として出力する日信号用メモリ回路、上記秒
   信号を受けて桁上げ必要判定時出力信号を発生する秒信
   号用判定回路、上記分信号を受けて桁上げ必要判定時出
   力信号を発生する分信号用判定回路、上記時信号を受け
   て桁上げ必要判定時出力信号を発生する時信号用判定回
   路、上記日信号を受けて桁上げ必要判定時出力信号を発
   生する日信号用判定回路、上記メモリ回路からの出力メ
   モリ信号、及び秒信号用、分信号用、時信号用、臼信号
   用判定回路のそれぞれの出力信号を受け、秒信号用、分
   信号用、時信号用、日信号用メモリ回路の記憶タイミン
   グを制御する制御信号と、上記計数回路へのリセット信
   号及びデータ入力命令信号とを発生する制御回路、上記
   秒信号及びこの制御回路の秒信号用制御信号を受けて上
   記計数回路へのデータ信号を出力する秒信号用スイッチ
   回路、上記分信号及び上記制御回路の分信号用制御信号
   を受けて上記計数回路へのデータ信号を出力する分信号
   用スイッチ回路、上記時信号及び上記制御回路の時信号
   用制御信号を受けて上記計数回路へのデータ信号を出力
   する時信号用スイッチ回路、上記日信号及び上記制御回
   路の日信号制御信号を受けて上記計数回路へのデータ信
   号を出力する日信号用スイッチ回路を備えた電子時計回
   路。