JPS598911B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS598911B2 JPS598911B2 JP54118423A JP11842379A JPS598911B2 JP S598911 B2 JPS598911 B2 JP S598911B2 JP 54118423 A JP54118423 A JP 54118423A JP 11842379 A JP11842379 A JP 11842379A JP S598911 B2 JPS598911 B2 JP S598911B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- drain
- line
- bit line
- level
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は、ビットラインの読出しレベルを適当な値に
設定することによつて、読出し動作を高速にした半導体
記憶装置に関するものである。
設定することによつて、読出し動作を高速にした半導体
記憶装置に関するものである。
従来、この種の装置として第１図に示すものがあつた。
第１図はメモリセルアレイの１コラムにつき着目したも
ので、説明を簡単にするために１個のメモリセルを図示
したものである。第１図において、１０および１１はエ
ンハンスメント型のＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴという）で、ＭＯＳＦＥＴＩＯ、１１の
各ドレインはそれぞれ負荷抵抗体１４、１５を介して電
源端子に接続され、各ソースは接地されている。また、
ＭＯＳＦＥＴＩＯのゲートはＭＯＳＦＥＴ１１のドレイ
ンに接続され、ＭＯＳＦＥＴＩ１のゲートはＭＯＳＦＥ
ＴＩＯのドレインに接続されて２安定回路、すなわちフ
リップフロップが形成されている。以上で１ビットのメ
モリセルが構成されて’゛る゜なお、Ｖｓｓは接地電位
である。また、。この例ではＭＯＳＦＥＴＩＯ、１１は
Ｎチヤン不ル型として説明する。書込みならびに読出し
の制御機能を有するゲート用のＭ０ＳＦＥＴ１２および
１３はドレインまたはソースがそれぞれＭＯＳＦＥＴＩ
ＯのドレインおよびＭＯＳＦＥＴＩＩのドレインに接続
され（ソースまたはドレインがそれぞれビットライン２
０、２１に接続され、また、ゲートはワードライン２２
に接続されている。
第１図はメモリセルアレイの１コラムにつき着目したも
ので、説明を簡単にするために１個のメモリセルを図示
したものである。第１図において、１０および１１はエ
ンハンスメント型のＭＯＳ型電界効果トランジスタ（以
下ＭＯＳＦＥＴという）で、ＭＯＳＦＥＴＩＯ、１１の
各ドレインはそれぞれ負荷抵抗体１４、１５を介して電
源端子に接続され、各ソースは接地されている。また、
ＭＯＳＦＥＴＩＯのゲートはＭＯＳＦＥＴ１１のドレイ
ンに接続され、ＭＯＳＦＥＴＩ１のゲートはＭＯＳＦＥ
ＴＩＯのドレインに接続されて２安定回路、すなわちフ
リップフロップが形成されている。以上で１ビットのメ
モリセルが構成されて’゛る゜なお、Ｖｓｓは接地電位
である。また、。この例ではＭＯＳＦＥＴＩＯ、１１は
Ｎチヤン不ル型として説明する。書込みならびに読出し
の制御機能を有するゲート用のＭ０ＳＦＥＴ１２および
１３はドレインまたはソースがそれぞれＭＯＳＦＥＴＩ
ＯのドレインおよびＭＯＳＦＥＴＩＩのドレインに接続
され（ソースまたはドレインがそれぞれビットライン２
０、２１に接続され、また、ゲートはワードライン２２
に接続されている。
同様にして複数個のメモリセルがゲート用のＭＯＳＦＥ
Ｔを介してビットラインに連結される。ビットライン２
０、２１の一方の端はそれぞれエンハンスメント型のＭ
ＯＳＦＥＴｌ８，ｌ９のソースに接続され、ＭＯＳＦＥ
Ｔｌ８および１９のドレインとゲートは電源につながれ
る。また、ビツトライン２０，２１の他方の端はそれぞ
れエンハンスメント型ＭＯＳＦＥＴｌ６，ｌ７を介して
Ｉ／Ｏラインに接続される。ＭＯＳＦＥＴｌ６，ｌ７の
ゲートはコラム・デコーダ出力に接続されている。以上
の構成によりメモリセルアレイの１コラムが形成される
。次に動作について説明する。
Ｔを介してビットラインに連結される。ビットライン２
０、２１の一方の端はそれぞれエンハンスメント型のＭ
ＯＳＦＥＴｌ８，ｌ９のソースに接続され、ＭＯＳＦＥ
Ｔｌ８および１９のドレインとゲートは電源につながれ
る。また、ビツトライン２０，２１の他方の端はそれぞ
れエンハンスメント型ＭＯＳＦＥＴｌ６，ｌ７を介して
Ｉ／Ｏラインに接続される。ＭＯＳＦＥＴｌ６，ｌ７の
ゲートはコラム・デコーダ出力に接続されている。以上
の構成によりメモリセルアレイの１コラムが形成される
。次に動作について説明する。
メモリセルおよびゲート用のＭＯＳＦＥＴｌ２，ｌ３は
マトリツクス状に多数配置され、ランダムアクセル法で
所定のメモリセルを選択し、これに情報の書込みならび
に読出し動作を行わしめる。記憶状態ではワードライン
２２は零に近い電位にあつてＭＯＳＦＥＴｌ２，ｌ３は
非常通状態にあり、ＭＯＳＦＥＴｌＯ，ｌｌはビツトラ
イン２０，２１から絶縁されている。ＭＯＳＦＥＴｌＯ
のゲートが′ＨＩになつている状態が一つの安定状態で
、このときＭＯＳＦＥＴｌＯを導通してそのドレインが
ゞＬＩにあり、従つてＭＯＳＦＥＴｌｌはゲート′ＬＩ
で非導通状態になり、そのドレイン１Ｈ″にある。ビツ
トライン２０，２１はＭＯＳＦＥＴｌ８，ｌ９によつて
（ＶＤＤ−ＶＴＨ）なる電位にブリチヤージされている
。ただし、Ｉは電位、ＶＴＨはＭＯＳＦＥＴｌ８，ｌ９
のしきい値電位である。また、通常１／ＯラインもＶＤ
Ｄ近くにブリチヤージされている。この状態のメモリセ
ルから情報を読み出すためには、ワードライン２２を所
定の電位まで充電する。これにより、Ｍ，ＯＳＦＥＴｌ
２，ｌ３が導通してビツトライン２０，２１にメモリセ
ル内の記憶情報が直ちに送り出される。同時にＭＯＳＦ
ＥＴｌ６，ｌ７のゲートに入力されるコラム・デコーダ
出力が囁ＬＩ！ＣＨ″に立ち上がる。第３図に示すよう
にビツトライン２０のレベルはレベル３１からレベル３
２へと低下し、ビツトライン２１のレベルはほぼブリチ
ヤージ電位（ＶＤＤ−ＶＴＨ）を維持する。コラム・デ
コーダ出力レベル３５とビツトライン２０のレベル３２
の差がＶＴｉｌとなる時点ＴＯＮでＭＯＳＦＥＴｌ６は
オンし、ピツトライン２０の信号がＩ／Ｏラインへ伝達
される。この後、ワードライン２２が放電され読出し動
作を終わる。通常、このような半導体記憶装置において
は、メモリセルのドライブ能力が小さいために読出し時
においてビツトラインのゞＬ″レベルが高くなりＭＯＳ
ＦＥＴｌ６あるいは１７のターン・オンが遅れ、従つて
ビツトラインからＩ／Ｏラインへの信号伝達が遅れ、最
終的にＲＡＭのアクセスタイムを著しく遅らせるという
欠点があつた。
マトリツクス状に多数配置され、ランダムアクセル法で
所定のメモリセルを選択し、これに情報の書込みならび
に読出し動作を行わしめる。記憶状態ではワードライン
２２は零に近い電位にあつてＭＯＳＦＥＴｌ２，ｌ３は
非常通状態にあり、ＭＯＳＦＥＴｌＯ，ｌｌはビツトラ
イン２０，２１から絶縁されている。ＭＯＳＦＥＴｌＯ
のゲートが′ＨＩになつている状態が一つの安定状態で
、このときＭＯＳＦＥＴｌＯを導通してそのドレインが
ゞＬＩにあり、従つてＭＯＳＦＥＴｌｌはゲート′ＬＩ
で非導通状態になり、そのドレイン１Ｈ″にある。ビツ
トライン２０，２１はＭＯＳＦＥＴｌ８，ｌ９によつて
（ＶＤＤ−ＶＴＨ）なる電位にブリチヤージされている
。ただし、Ｉは電位、ＶＴＨはＭＯＳＦＥＴｌ８，ｌ９
のしきい値電位である。また、通常１／ＯラインもＶＤ
Ｄ近くにブリチヤージされている。この状態のメモリセ
ルから情報を読み出すためには、ワードライン２２を所
定の電位まで充電する。これにより、Ｍ，ＯＳＦＥＴｌ
２，ｌ３が導通してビツトライン２０，２１にメモリセ
ル内の記憶情報が直ちに送り出される。同時にＭＯＳＦ
ＥＴｌ６，ｌ７のゲートに入力されるコラム・デコーダ
出力が囁ＬＩ！ＣＨ″に立ち上がる。第３図に示すよう
にビツトライン２０のレベルはレベル３１からレベル３
２へと低下し、ビツトライン２１のレベルはほぼブリチ
ヤージ電位（ＶＤＤ−ＶＴＨ）を維持する。コラム・デ
コーダ出力レベル３５とビツトライン２０のレベル３２
の差がＶＴｉｌとなる時点ＴＯＮでＭＯＳＦＥＴｌ６は
オンし、ピツトライン２０の信号がＩ／Ｏラインへ伝達
される。この後、ワードライン２２が放電され読出し動
作を終わる。通常、このような半導体記憶装置において
は、メモリセルのドライブ能力が小さいために読出し時
においてビツトラインのゞＬ″レベルが高くなりＭＯＳ
ＦＥＴｌ６あるいは１７のターン・オンが遅れ、従つて
ビツトラインからＩ／Ｏラインへの信号伝達が遅れ、最
終的にＲＡＭのアクセスタイムを著しく遅らせるという
欠点があつた。
このような欠点を除去するためビツトラインの負荷トラ
ンジスタのゲートに、電源位置よりも低い所定の電圧を
印加することにより、読出し時におけるビツトラインの
ＳＨ″およびＳＬＩレベルを低電位へシフトさせること
により、コラム・デコーダ出力に接続されたＭＯＳＦＥ
Ｔのターン・オンを早め、読み出し速度を向上させるこ
とのできる半導体記憶装置が提案されている。即ち、第
２図において、第１図と同一符号は同一部分を示す。
ンジスタのゲートに、電源位置よりも低い所定の電圧を
印加することにより、読出し時におけるビツトラインの
ＳＨ″およびＳＬＩレベルを低電位へシフトさせること
により、コラム・デコーダ出力に接続されたＭＯＳＦＥ
Ｔのターン・オンを早め、読み出し速度を向上させるこ
とのできる半導体記憶装置が提案されている。即ち、第
２図において、第１図と同一符号は同一部分を示す。
エンハンスメント型のＭＯＳＦＥＴ２３，２４のゲート
、およびドレインは電源端子に接続され、ソースはＭＯ
ＳＦＥＴｌ８，ｌ９のゲートに接続されている。他は第
１図と同じ構成である。このような回路構成における動
作を第３図を参照して説明する。
、およびドレインは電源端子に接続され、ソースはＭＯ
ＳＦＥＴｌ８，ｌ９のゲートに接続されている。他は第
１図と同じ構成である。このような回路構成における動
作を第３図を参照して説明する。
記憶状態においてＭＯＳＦＥＴｌＯがオンし、ＭＯＳＦ
ＥＴｌＯのドレインは零に近い電位にあつてＳＯ″を記
憶し、また、ＭＯＳＦＥＴｌｌがオンし、ＭＯＳＦＥＴ
ｌｌのドレインは電源電圧に近い電位にあつてＳＩ″を
記憶している。ビツトライン２０，２１は第３図のレベ
ル３３で示す（ＶＤＤ−２ＴＨ）なる電位にブリチヤー
ジされている。また、通常、Ｉ／ＯラインはＶＤＤ近く
にブリチヤージされている。ワードライン２２が充電さ
れ、読出し動作が開始されると、ＭＯＳＦＥＴｌ２，ｌ
３がオンし、第３図に示すようにビツトライン２０の電
位は１Ｌ″レベルとなり、ビツトライン２１は′Ｈ″レ
ベルとなる。この場合、２つのＭＯＳＦＥＴｌ８，２３
によるビツトライン２０の負荷のインピーダンスが大き
いので、ビツトライン２０は従来の構成で得られるレベ
ルよりも低い電位のレベル３４となるらまた、ビツトラ
イン２１はほぼレベル３３で示すブリチャージ電位（Ｖ
ＤＤ−２ＶＴＨ）を維持し、従来の構成で得られるレベ
ル（ＤＤ｛ＴＨ）よりも低い電位となるために、ビツト
ラインの振幅を増大させないで１Ｌ″レペルを低下させ
たことになる。従つて、上昇するコラム・デコーダ出力
レベルとビツトラインのＳＬ″レベルの差がＶＴＨとな
る時点ｔ′０Ｎ＆ＣＭＯｓＦＥＴｌ６はオンし、従来の
構成よりも速くビツトライン２０，２１の信号をＩ／０
ラインに伝達することができる。この後、ワードライン
２２が放電され、読出し動作を終る。ところで、上述し
た第２図の回路は一段のＭＯＳＦＥＴ２３と負荷用ＭＯ
ＳＦＥＴｌ８とによりビツトライン２０の電位をＤＤ−
２ＶＴＨまでしか下げることができない欠点があつた。
ＥＴｌＯのドレインは零に近い電位にあつてＳＯ″を記
憶し、また、ＭＯＳＦＥＴｌｌがオンし、ＭＯＳＦＥＴ
ｌｌのドレインは電源電圧に近い電位にあつてＳＩ″を
記憶している。ビツトライン２０，２１は第３図のレベ
ル３３で示す（ＶＤＤ−２ＴＨ）なる電位にブリチヤー
ジされている。また、通常、Ｉ／ＯラインはＶＤＤ近く
にブリチヤージされている。ワードライン２２が充電さ
れ、読出し動作が開始されると、ＭＯＳＦＥＴｌ２，ｌ
３がオンし、第３図に示すようにビツトライン２０の電
位は１Ｌ″レベルとなり、ビツトライン２１は′Ｈ″レ
ベルとなる。この場合、２つのＭＯＳＦＥＴｌ８，２３
によるビツトライン２０の負荷のインピーダンスが大き
いので、ビツトライン２０は従来の構成で得られるレベ
ルよりも低い電位のレベル３４となるらまた、ビツトラ
イン２１はほぼレベル３３で示すブリチャージ電位（Ｖ
ＤＤ−２ＶＴＨ）を維持し、従来の構成で得られるレベ
ル（ＤＤ｛ＴＨ）よりも低い電位となるために、ビツト
ラインの振幅を増大させないで１Ｌ″レペルを低下させ
たことになる。従つて、上昇するコラム・デコーダ出力
レベルとビツトラインのＳＬ″レベルの差がＶＴＨとな
る時点ｔ′０Ｎ＆ＣＭＯｓＦＥＴｌ６はオンし、従来の
構成よりも速くビツトライン２０，２１の信号をＩ／０
ラインに伝達することができる。この後、ワードライン
２２が放電され、読出し動作を終る。ところで、上述し
た第２図の回路は一段のＭＯＳＦＥＴ２３と負荷用ＭＯ
ＳＦＥＴｌ８とによりビツトライン２０の電位をＤＤ−
２ＶＴＨまでしか下げることができない欠点があつた。
この発明はＭＯＳＦＥＴ２３を多段接続することにより
、読出時におけるビツトラインのレベルをより低電位に
シフトさせ得るようにし、それによつて読出速度をより
一層向上させることができる半導体記憶装置を提供する
ものである。
、読出時におけるビツトラインのレベルをより低電位に
シフトさせ得るようにし、それによつて読出速度をより
一層向上させることができる半導体記憶装置を提供する
ものである。
以下、第４図に示すこの発明の一実施例について説明す
る。
る。
第４図に於て、２５，２７，２９及び２６，２８，３０
は多段縦列接続されたＭＯＳＦＥＴである。
は多段縦列接続されたＭＯＳＦＥＴである。
第２図のＭＯＳＦＥＴ２３，２４と同様に、各ＭＯＳＴ
Ｅはゲートとドレインが短絡されていてもよいし、チツ
プ内部で発生された基準電圧でバイアスされていてもよ
い。ゲートとドレインが短絡されている場合には、この
実施例における読出時に於けるビツトラインのレベルは
ＤＤ−（ｎ＋１）ＴＨ（ｎは負荷ＭＯＳＦＥＴｌ８，ｌ
９のゲートに直列接続されたＭＯＳＦＥＴの個数）とな
り、より速い続出速度が得られることとなる。
Ｅはゲートとドレインが短絡されていてもよいし、チツ
プ内部で発生された基準電圧でバイアスされていてもよ
い。ゲートとドレインが短絡されている場合には、この
実施例における読出時に於けるビツトラインのレベルは
ＤＤ−（ｎ＋１）ＴＨ（ｎは負荷ＭＯＳＦＥＴｌ８，ｌ
９のゲートに直列接続されたＭＯＳＦＥＴの個数）とな
り、より速い続出速度が得られることとなる。
なお、上記実施例では、ＭＯＳＦＥＴはＮチヤンネル型
を用いたが、全く同様にＰチヤンネル型を使用すること
ができる。
を用いたが、全く同様にＰチヤンネル型を使用すること
ができる。
この場合、電圧の極性などが逆になる。負荷として抵抗
体を用いたが、抵抗体の代わりにＭＯＳＦＥＴを使用す
ることもできる。以上説明したようにこの発明によれば
、ビツトラインの負荷トランジスタのゲートと電源端子
との間に多段縦列接続されたＭＯＳトランジスタを接続
したので、ビツトラインのレベルを任意の低レベルへ正
確にシフトさせることができるため、ビツトラインの振
幅を増大させることなく、ビツトラインの蓼Ｌ〃レベル
を低下させることができ高速読出し動作を実現すること
ができる利点を有する。
体を用いたが、抵抗体の代わりにＭＯＳＦＥＴを使用す
ることもできる。以上説明したようにこの発明によれば
、ビツトラインの負荷トランジスタのゲートと電源端子
との間に多段縦列接続されたＭＯＳトランジスタを接続
したので、ビツトラインのレベルを任意の低レベルへ正
確にシフトさせることができるため、ビツトラインの振
幅を増大させることなく、ビツトラインの蓼Ｌ〃レベル
を低下させることができ高速読出し動作を実現すること
ができる利点を有する。
第１図は従来の半導体記憶装置の回路図、第２図はこの
発明を説明するための半導体記憶装置の回路図、第３図
は回路動作の説明図、第４図はこの発明の一実施例を示
す半導体記憶装置の回路図である。 図中、１０，１１，１２，１３，１６，１７，１８，１
９，２３，２４，２５〜３０，３６〜４１はエンハンス
メント型のＭＯＳＦＥＴ，ｌ４，ｌ５は抵抗器、２０，
２１はビツトライン、２２はワードライン、３１は従来
の構成におけるビツトラインのＳＨ″レベル、３２は従
来の構成におけるビツトラインのゞＬ〃レベル、３３は
第２図の構成におけるビツトラインのＳＨ″レベル、３
４は第２図の構成におけるビツトラインのＳＬｌｌレベ
ルである。 ３５はコラムデコーダ出力レベルである。
発明を説明するための半導体記憶装置の回路図、第３図
は回路動作の説明図、第４図はこの発明の一実施例を示
す半導体記憶装置の回路図である。 図中、１０，１１，１２，１３，１６，１７，１８，１
９，２３，２４，２５〜３０，３６〜４１はエンハンス
メント型のＭＯＳＦＥＴ，ｌ４，ｌ５は抵抗器、２０，
２１はビツトライン、２２はワードライン、３１は従来
の構成におけるビツトラインのＳＨ″レベル、３２は従
来の構成におけるビツトラインのゞＬ〃レベル、３３は
第２図の構成におけるビツトラインのＳＨ″レベル、３
４は第２図の構成におけるビツトラインのＳＬｌｌレベ
ルである。 ３５はコラムデコーダ出力レベルである。
Claims (1)
- １ 第１および第２トランジスタで２安定回路を構成し
たメモリセルと、この第１および第２トランジスタの各
ドレインにソースまたはドレインをそれぞれ接続したゲ
ート用の第３および第４トランジスタと、この第３およ
び第４トランジスタのドレインまたはソースにそれぞれ
接続された書き込み情報線ならびに読出し情報線を共通
にしたビットラインと、前記第３および第４トランジス
タのゲートに接続された書込みならびに読出し選択線を
共通にしたワードラインと、前記ビットラインの負荷ト
ランジスタのゲートに電源電圧より低い所定の電位を直
流的に印加するための定電圧発生手段とを備えた半導体
記憶装置に於て、前記定電圧発生手段として多段縦列接
続されたＭＯＳトランジスタを設け、このＭＯＳトラン
ジスタのゲート電極は各々のドレイン電極または所定電
位に接続されると共にこのＭＯＳトランジスタ群の最上
段トランジスタのドレインを電源端子に、最下段トラン
ジスタのソースをビットラインの負荷トランジスタのゲ
ートにそれぞれ接続したことを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54118423A JPS598911B2 (ja) | 1979-09-14 | 1979-09-14 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54118423A JPS598911B2 (ja) | 1979-09-14 | 1979-09-14 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5644193A JPS5644193A (en) | 1981-04-23 |
| JPS598911B2 true JPS598911B2 (ja) | 1984-02-28 |
Family
ID=14736266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54118423A Expired JPS598911B2 (ja) | 1979-09-14 | 1979-09-14 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598911B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152617U (ja) * | 1984-09-13 | 1986-04-09 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5325338A (en) * | 1991-09-04 | 1994-06-28 | Advanced Micro Devices, Inc. | Dual port memory, such as used in color lookup tables for video systems |
-
1979
- 1979-09-14 JP JP54118423A patent/JPS598911B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152617U (ja) * | 1984-09-13 | 1986-04-09 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5644193A (en) | 1981-04-23 |
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