JPH0318277B2 - - Google Patents
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- JPH0318277B2 JPH0318277B2 JP24481784A JP24481784A JPH0318277B2 JP H0318277 B2 JPH0318277 B2 JP H0318277B2 JP 24481784 A JP24481784 A JP 24481784A JP 24481784 A JP24481784 A JP 24481784A JP H0318277 B2 JPH0318277 B2 JP H0318277B2
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- 230000007423 decrease Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、２値電圧出力回路に関するもの
で、例えば不揮発性メモリの行デコーダ回路に利
用されて有効である。
で、例えば不揮発性メモリの行デコーダ回路に利
用されて有効である。
紫外線消去型のPROM（プログラマブルリード
オンリーメモリ）であるEPROMにおいては、読
出し時には読出し電位Vcc（通常5V）、書込み時に
は書込み電位Vpp（例えば12.5V）が選択されたワ
ード線に行デコーダ回路から供給される。この行
デコーダ回路に入力されるアドレス信号は、読出
し時、書込み時ともにVcc系の信号である。従つ
て、行デコーダ回路は、Vcc系の入力信号を読出
し時にはVcc系の出力信号に変換し、書込み時に
は、Vpp系の出力信号に変換する。
オンリーメモリ）であるEPROMにおいては、読
出し時には読出し電位Vcc（通常5V）、書込み時に
は書込み電位Vpp（例えば12.5V）が選択されたワ
ード線に行デコーダ回路から供給される。この行
デコーダ回路に入力されるアドレス信号は、読出
し時、書込み時ともにVcc系の信号である。従つ
て、行デコーダ回路は、Vcc系の入力信号を読出
し時にはVcc系の出力信号に変換し、書込み時に
は、Vpp系の出力信号に変換する。
第２図はCMOS型EPROMにおける従来の行デ
コーダ回路を示している。
コーダ回路を示している。
gi…gkは、Vcc系のデコーダ選択信号であり、
ナンド回路１１に入力される。fi，は、ワード
線選択信号、SWは、メモリの読出し時、書込み
時に応じてVcc，Vppの電圧に切換わる電源電位
である。ナンド回路１１は、Vcc系電源のもとで
動作し、その出力ノード１２は、Ｎチヤンネル
FETトランジスタで構成されるトランスフアー
ゲート１３を介して、駆動回路２０の入力ノード
１４に接続される。前記トランスフアーゲート１
３のゲート電極には、ワード線選択信号fiが印加
される。１５は、ノード１４とVcc電位との間に
接続したＮチヤンネルトランジスタであつて、そ
のゲートには、ワード線選択信号が印加され
る。１６は、ノード１４と前記SW電位との間に
接続されたＰチヤンネルトランジスタであつて、
そのゲートには、前記駆動回路２０の出力電位が
印加される。駆動回路２０は、ソースがSW電位
に接続されたＰチヤンネルトランジスタ１７とソ
ースが接地電位に接続されたＮチヤンネルトラン
ジスタ１８からなるCMOSインバータであり、
その出力ノード１９はワード線に接続されてい
る。
ナンド回路１１に入力される。fi，は、ワード
線選択信号、SWは、メモリの読出し時、書込み
時に応じてVcc，Vppの電圧に切換わる電源電位
である。ナンド回路１１は、Vcc系電源のもとで
動作し、その出力ノード１２は、Ｎチヤンネル
FETトランジスタで構成されるトランスフアー
ゲート１３を介して、駆動回路２０の入力ノード
１４に接続される。前記トランスフアーゲート１
３のゲート電極には、ワード線選択信号fiが印加
される。１５は、ノード１４とVcc電位との間に
接続したＮチヤンネルトランジスタであつて、そ
のゲートには、ワード線選択信号が印加され
る。１６は、ノード１４と前記SW電位との間に
接続されたＰチヤンネルトランジスタであつて、
そのゲートには、前記駆動回路２０の出力電位が
印加される。駆動回路２０は、ソースがSW電位
に接続されたＰチヤンネルトランジスタ１７とソ
ースが接地電位に接続されたＮチヤンネルトラン
ジスタ１８からなるCMOSインバータであり、
その出力ノード１９はワード線に接続されてい
る。
上記の行デコーダ回路の動作を以下説明する。
(A) ワード線が非選択状態から選択状態になる場
合は、 入力gi〜gkがすべてハイレベル「１」、fiが
「１」、が「０」のときである。
合は、 入力gi〜gkがすべてハイレベル「１」、fiが
「１」、が「０」のときである。
この場合は、ナンド回路１１の出力ノード１
２は「０」、トランスフアーゲート１３はオン、
駆動回路２０の入力ノード１４は「０」に向つ
て立下る。このときのワード線の初期状態は
「０」であり、Ｐチヤンネルトランジスタ１６
はオン状態にある。しかし、上記入力ノード１
４の電位が下がるにしたがつて、駆動回路２０
の出力は反転し、 出力ノード１９の電位はSW電位に向つて立
上るので、Ｐチヤンネルトランジスタ１６のコ
ンダクタンスは減少し、やがて出力ノード１９
の電位がSW−VTHP（Ｐチヤンネルトランジス
タ１６のしきい値電圧）以上になると、トラン
ジスタ１６は完全にオフ状態となり、入力ノー
ド１４は「０」、出力ノード１９はSW電位と
なつて安定する。このSW電位は、メモリが読
出し状態のときはVcc、書込み状態のときは
Vppに設定される。
２は「０」、トランスフアーゲート１３はオン、
駆動回路２０の入力ノード１４は「０」に向つ
て立下る。このときのワード線の初期状態は
「０」であり、Ｐチヤンネルトランジスタ１６
はオン状態にある。しかし、上記入力ノード１
４の電位が下がるにしたがつて、駆動回路２０
の出力は反転し、 出力ノード１９の電位はSW電位に向つて立
上るので、Ｐチヤンネルトランジスタ１６のコ
ンダクタンスは減少し、やがて出力ノード１９
の電位がSW−VTHP（Ｐチヤンネルトランジス
タ１６のしきい値電圧）以上になると、トラン
ジスタ１６は完全にオフ状態となり、入力ノー
ド１４は「０」、出力ノード１９はSW電位と
なつて安定する。このSW電位は、メモリが読
出し状態のときはVcc、書込み状態のときは
Vppに設定される。
(B) ワード線が選択状態から非選択状態になる場
合は、次のａ，ｂの２通りがある。
合は、次のａ，ｂの２通りがある。
(a) fiが「１」、が「０」であつて、入力gi〜
gkのいずれかが「０」になるとき。この場
合は、ナンド回路１１の出力は、「１」とな
り、トランスフアーゲート１３を通して駆動
回路２０の入力ノード１４は「１」に充電さ
れる。この入力ノード１４の電位が駆動回路
２０のしきい値電圧に達すると、その出力は
反転し、出力ノード１９の電位は「０」に向
つて立下る。この出力ノードの電位がSW―
VTHP以下になると、Ｐチヤンネルトランジス
タ１６はオン状態になりはじめ、前記入力ノ
ード１４の電位はSWに向つて上昇し、やが
て出力ノード１９は完全に「０」、入力ノー
ド１４はSW電位になつて安定する。
gkのいずれかが「０」になるとき。この場
合は、ナンド回路１１の出力は、「１」とな
り、トランスフアーゲート１３を通して駆動
回路２０の入力ノード１４は「１」に充電さ
れる。この入力ノード１４の電位が駆動回路
２０のしきい値電圧に達すると、その出力は
反転し、出力ノード１９の電位は「０」に向
つて立下る。この出力ノードの電位がSW―
VTHP以下になると、Ｐチヤンネルトランジス
タ１６はオン状態になりはじめ、前記入力ノ
ード１４の電位はSWに向つて上昇し、やが
て出力ノード１９は完全に「０」、入力ノー
ド１４はSW電位になつて安定する。
(b) 入力gi〜gkが全て「１」であつて、fiが
「０」、が「１」になるとき。この場合は、
トランスフアーゲート１３はオフ状態にな
り、Ｎチヤンネルトランジスタ１５はオン状
態になる。そのとき、入力ノード１４は、
「１」に充電され、以下前項(a)の場合と同様
に駆動回路２０の出力ノードからＰチヤンネ
ルトランジスタ１６にフイードバツクがかか
り、入力ノード１４はSW電位に、出力ノー
ド１９は「０」になつて安定する。
「０」、が「１」になるとき。この場合は、
トランスフアーゲート１３はオフ状態にな
り、Ｎチヤンネルトランジスタ１５はオン状
態になる。そのとき、入力ノード１４は、
「１」に充電され、以下前項(a)の場合と同様
に駆動回路２０の出力ノードからＰチヤンネ
ルトランジスタ１６にフイードバツクがかか
り、入力ノード１４はSW電位に、出力ノー
ド１９は「０」になつて安定する。
ところで、上述した従来の行デコーダ回路に
は、次のような問題点がある。
は、次のような問題点がある。
(イ) ワード線が非選択状態から選択状態になる場
合。
合。
デコーダ選択信号gi〜gkあるいはワード線
選択信号fi，が切りかわつた時点では、出力
ノード１９は「０」であり、Ｐチヤンネルトラ
ンジスタ１６はオン状態である。したがつて、
入力ノード１４を駆動回路２０が反転するのに
充分なレベルまで「０」に向つて下げるには、
Ｐチヤンネルトランジスタ１６とトランスフア
ーゲート１３とナンド回路１１内のＮチヤンネ
ルトランジスタとの各コンダクタンスのバラン
スを考慮する必要がある。よつて、回路を設計
するのに、設計上のマージンが狭く自由度が低
い。
選択信号fi，が切りかわつた時点では、出力
ノード１９は「０」であり、Ｐチヤンネルトラ
ンジスタ１６はオン状態である。したがつて、
入力ノード１４を駆動回路２０が反転するのに
充分なレベルまで「０」に向つて下げるには、
Ｐチヤンネルトランジスタ１６とトランスフア
ーゲート１３とナンド回路１１内のＮチヤンネ
ルトランジスタとの各コンダクタンスのバラン
スを考慮する必要がある。よつて、回路を設計
するのに、設計上のマージンが狭く自由度が低
い。
(ロ) ワード線が選択状態から非選択状態になる場
合。
合。
デコーダ選択信号gi〜gkあるいはワード線
選択信号fi，が切りかわつた時点では、入力
ノード１４は初期状態が「０」であるので、ト
ランスフアーゲート１３あるいは、Ｎチヤンネ
ルトランジスタ１５を介して充電される。この
場合、上記トランスフアーゲート１３、Ｎチヤ
ンネルトランジスタ１５は共にエンハンスメン
ト型FETであり、その微細化に伴なうシヨー
トチヤンネル効果を抑えるためのデイープイン
プランテーシヨンの影響が大きく、基板バイア
ス効果が大きい。そして、この基板バイアス効
果の影響によつて、次の２つの問題が生じる。
選択信号fi，が切りかわつた時点では、入力
ノード１４は初期状態が「０」であるので、ト
ランスフアーゲート１３あるいは、Ｎチヤンネ
ルトランジスタ１５を介して充電される。この
場合、上記トランスフアーゲート１３、Ｎチヤ
ンネルトランジスタ１５は共にエンハンスメン
ト型FETであり、その微細化に伴なうシヨー
トチヤンネル効果を抑えるためのデイープイン
プランテーシヨンの影響が大きく、基板バイア
ス効果が大きい。そして、この基板バイアス効
果の影響によつて、次の２つの問題が生じる。
(1) 入力ノード１４は、トランスフアーゲート１
３あるいは、Ｎチヤンネルトランジスタ１５に
よつて充電されるが、この入力ノード１４の電
位が上がるにしたがつて上記トランスフアーゲ
ート１３あるいはＮチヤンネルトランジスタ１
５のコンダクタンスは急速に減少する。したが
つて、入力ノード１４の立上りは遅くなり、駆
動回路２０が反転してＰチヤンネルトランジス
タ１６にフイードバツクがかかつて入力ノード
１４がSW電位まで充電されて安定状態に落ち
つくまでの時間（デコート動作時間）が長くな
り、メモリのアクセスタイムに大きな影響を及
ぼす。
３あるいは、Ｎチヤンネルトランジスタ１５に
よつて充電されるが、この入力ノード１４の電
位が上がるにしたがつて上記トランスフアーゲ
ート１３あるいはＮチヤンネルトランジスタ１
５のコンダクタンスは急速に減少する。したが
つて、入力ノード１４の立上りは遅くなり、駆
動回路２０が反転してＰチヤンネルトランジス
タ１６にフイードバツクがかかつて入力ノード
１４がSW電位まで充電されて安定状態に落ち
つくまでの時間（デコート動作時間）が長くな
り、メモリのアクセスタイムに大きな影響を及
ぼす。
(2) Ｎチヤンネルエンハンスメント型FETであ
るトランスフアーゲート１３あるいはＮチヤン
ネルトランジスタ１５は、バツクゲートバイア
ス効果が大きいので、入力ノード１４の電位は
Vcc−VTHまでしか上がらない。このことは、
前項(1)で述べたように入力ノード１４の立上り
を遅らせるだけでなく、Vcc電位を下げていく
と入力ノード１４の電位が駆動回路２０を反転
させるに十分な電位まで達せず、行デコーダ回
路が正常に機能しなくなるおそれがある。換言
すれば、EPROMの読出し系電位Vccの許容最
小値が行デコーダ回路によつて規定されてしま
うのでVccマージンが狭くなるおそれがある。
るトランスフアーゲート１３あるいはＮチヤン
ネルトランジスタ１５は、バツクゲートバイア
ス効果が大きいので、入力ノード１４の電位は
Vcc−VTHまでしか上がらない。このことは、
前項(1)で述べたように入力ノード１４の立上り
を遅らせるだけでなく、Vcc電位を下げていく
と入力ノード１４の電位が駆動回路２０を反転
させるに十分な電位まで達せず、行デコーダ回
路が正常に機能しなくなるおそれがある。換言
すれば、EPROMの読出し系電位Vccの許容最
小値が行デコーダ回路によつて規定されてしま
うのでVccマージンが狭くなるおそれがある。
この発明は上記の事情に鑑みてなされたもの
で、設計上の自由度が拡大され、動作速度も高速
化され、しかも確実で安定した動作を得、さらに
周辺回路を簡略化するのに有効な２値電圧出力回
路を提供することを目的とする。
で、設計上の自由度が拡大され、動作速度も高速
化され、しかも確実で安定した動作を得、さらに
周辺回路を簡略化するのに有効な２値電圧出力回
路を提供することを目的とする。
この発明では、例えば第１図に示すように、イ
ンバータ３５のＰチヤンネルトランジスタＱ８、
ＮチヤンネルトランジスタＱ９のゲートを独立さ
せて、ナンド回路３１の出力を、Ｎチヤンネルト
ランジスタＱ９のゲートに対しては直接入力し、
ＰチヤンネルトランジスタＱ８のゲートに対して
はトランスフアーゲート３３を介して入力する構
成とすることによつて、上記目的を達成するもの
である。
ンバータ３５のＰチヤンネルトランジスタＱ８、
ＮチヤンネルトランジスタＱ９のゲートを独立さ
せて、ナンド回路３１の出力を、Ｎチヤンネルト
ランジスタＱ９のゲートに対しては直接入力し、
ＰチヤンネルトランジスタＱ８のゲートに対して
はトランスフアーゲート３３を介して入力する構
成とすることによつて、上記目的を達成するもの
である。
以下この発明の実施例を図面を参照して説明す
る。
る。
第１図はこの発明を適用した行デコーダ回路の
例であり、その最終出力電圧は、不揮発性メモリ
のワード線に接続される。
例であり、その最終出力電圧は、不揮発性メモリ
のワード線に接続される。
プリデコーダからのデコーダ選択信号gi〜gk
は、直列接続されたＮチヤンネルMOSトランジ
スタＱ１〜Ｑ３の各ゲートに入力される。このト
ランジスタＱ１〜Ｑ３は、ナンド回路３１を構成
するもので、その出力は、ワード線選択回路３２
を構成するＮチヤンネルトランジスタＱ４を介し
て、出力ノードＮ１に導出される。Ｎチヤンネル
トランジスタＱ４のゲートには、ワード線選択信
号fiが印加される。また、ノードＮ１とVcc電源
間には、動作電圧供給用のＰチヤンネルトランジ
スタＱ５が接続されている。
は、直列接続されたＮチヤンネルMOSトランジ
スタＱ１〜Ｑ３の各ゲートに入力される。このト
ランジスタＱ１〜Ｑ３は、ナンド回路３１を構成
するもので、その出力は、ワード線選択回路３２
を構成するＮチヤンネルトランジスタＱ４を介し
て、出力ノードＮ１に導出される。Ｎチヤンネル
トランジスタＱ４のゲートには、ワード線選択信
号fiが印加される。また、ノードＮ１とVcc電源
間には、動作電圧供給用のＰチヤンネルトランジ
スタＱ５が接続されている。
ナンド回路３１の出力ノードは、２系統に分離
され、一方のの系統はトランスフアーゲート３３
を介してインバータ３５の第１入力ノードＮ１１
に接続され、他方の系統は、インバータ３５の第
２入力ノードＮ１２に接続される。トランスフア
ーゲート３３は、ＮチヤンネルトランジスタＱ６
により構成され、そのゲートは、Vcc電源に接続
される。このトランスフアーゲート３３は、メモ
リの書込み動作時に、ナンド回路３１側のVcc系
と、インバータ３５側のVpp系との分離機能を奏
する。３４は、出力安定化回路であり、ノードＮ
１１とSW電位間に接続されたエンハンスメント
型のＰチヤンネルトランジスタＱ７で構成され
る。このトランジスタＱ７のゲートには、前記イ
ンバータ３５の出力ノードＮ５の電位が印加され
る。そして、出力ノードＮ５の電位が、ハイレベ
ルのときトランジスタＱ７はオフ、ロウレベルの
ときオンする。
され、一方のの系統はトランスフアーゲート３３
を介してインバータ３５の第１入力ノードＮ１１
に接続され、他方の系統は、インバータ３５の第
２入力ノードＮ１２に接続される。トランスフア
ーゲート３３は、ＮチヤンネルトランジスタＱ６
により構成され、そのゲートは、Vcc電源に接続
される。このトランスフアーゲート３３は、メモ
リの書込み動作時に、ナンド回路３１側のVcc系
と、インバータ３５側のVpp系との分離機能を奏
する。３４は、出力安定化回路であり、ノードＮ
１１とSW電位間に接続されたエンハンスメント
型のＰチヤンネルトランジスタＱ７で構成され
る。このトランジスタＱ７のゲートには、前記イ
ンバータ３５の出力ノードＮ５の電位が印加され
る。そして、出力ノードＮ５の電位が、ハイレベ
ルのときトランジスタＱ７はオフ、ロウレベルの
ときオンする。
インバータ３５は、Ｐチヤンネルトランジスタ
Ｑ８とＮチヤンネルトランジスタＱ９が直列接続
されて成り、トランジスタＱ８のゲートには入力
ノードＮ１１が接続され、トランジスタＱ９のゲ
ートには入力ノードＮ１２が接続されている。
Ｑ８とＮチヤンネルトランジスタＱ９が直列接続
されて成り、トランジスタＱ８のゲートには入力
ノードＮ１１が接続され、トランジスタＱ９のゲ
ートには入力ノードＮ１２が接続されている。
トランジスタＱ８のソースはSW電源に接続さ
れ、トランジスタＱ９のソースは接地電位に接続
され、両トランジスタＱ８，Ｑ９の共通ドレイン
は、出力ノードＮ５に接続されている。
れ、トランジスタＱ９のソースは接地電位に接続
され、両トランジスタＱ８，Ｑ９の共通ドレイン
は、出力ノードＮ５に接続されている。
この発明の一実施例は上記の如く構成される。
今、ナンド回路３１の出力が「０」になつたとす
る。この場合は、この電位がノードＮ１２を介し
て直接インバータ３５のＮチヤンネルトランジス
タＱ９のゲートに印加され、このトランジスタＱ
９はオフとなる。また、インバータ３５のノード
Ｎ１１は、電位が下がり、SW―VTHまで下がる
と、このインバータ回路３５のＰチヤンネルトラ
ンジスタＱ８が完全にオンする。このとき、Ｎチ
ヤンネルトランジスタＱ９は、ノードＮ１１の電
位に関係なくオフしているので、出力ノードＮ５
は、SW電位に向つて立ち上がる。この出力ノー
ドＮ５の電位は、ＰチヤンネルトランジスタＱ７
にフイードバツクされ、このトランジスタＱ７の
コンダクタンスは低下し、ノードＮ１１は「０」、
出力ノードＮ５は「１」（SW電位）に安定する。
今、ナンド回路３１の出力が「０」になつたとす
る。この場合は、この電位がノードＮ１２を介し
て直接インバータ３５のＮチヤンネルトランジス
タＱ９のゲートに印加され、このトランジスタＱ
９はオフとなる。また、インバータ３５のノード
Ｎ１１は、電位が下がり、SW―VTHまで下がる
と、このインバータ回路３５のＰチヤンネルトラ
ンジスタＱ８が完全にオンする。このとき、Ｎチ
ヤンネルトランジスタＱ９は、ノードＮ１１の電
位に関係なくオフしているので、出力ノードＮ５
は、SW電位に向つて立ち上がる。この出力ノー
ドＮ５の電位は、ＰチヤンネルトランジスタＱ７
にフイードバツクされ、このトランジスタＱ７の
コンダクタンスは低下し、ノードＮ１１は「０」、
出力ノードＮ５は「１」（SW電位）に安定する。
従つて、この発明の場合、少なくともトランジ
スタＱ９を高速で確実にオフさせることができイ
ンバータの反転が明らかに確保される。よつて、
従来のように、各トランジスタのコンダクタンス
を考慮して出力ノードＮ５の電位反転を得るよう
な設計の難易性が緩和され、回路設計の自由度が
拡大される。
スタＱ９を高速で確実にオフさせることができイ
ンバータの反転が明らかに確保される。よつて、
従来のように、各トランジスタのコンダクタンス
を考慮して出力ノードＮ５の電位反転を得るよう
な設計の難易性が緩和され、回路設計の自由度が
拡大される。
次にナンド回路３１の出力が「１」になつた場
合、その出力ノードＮ１の電位Vccが直接インバ
ータ３５のＮチヤンネルトランジスタＱ９のゲー
トに与えられる。これによつてＮチヤンネルトラ
ンジスタＱ９は直ちにオンする。これによつて、
インバータ３５の出力ノードは立ち下がり始め
る。一方、ノードＮ１１に対しては、ナンド回路
３１の出力「１」がトランスフアーゲート３３を
介して伝わる。そして、出力ノードＮ５の電位が
SW−VTHまで下がると、Ｐチヤンネルトランジ
スタＱ７がオンし、ノードＮ１１は、急速にSW
電位に向つて立ち上がり、インバータ３５のＰチ
ヤンネルトランジスタＱ８はオフする。これによ
つて、ノードＮ５が「０」に安定する。
合、その出力ノードＮ１の電位Vccが直接インバ
ータ３５のＮチヤンネルトランジスタＱ９のゲー
トに与えられる。これによつてＮチヤンネルトラ
ンジスタＱ９は直ちにオンする。これによつて、
インバータ３５の出力ノードは立ち下がり始め
る。一方、ノードＮ１１に対しては、ナンド回路
３１の出力「１」がトランスフアーゲート３３を
介して伝わる。そして、出力ノードＮ５の電位が
SW−VTHまで下がると、Ｐチヤンネルトランジ
スタＱ７がオンし、ノードＮ１１は、急速にSW
電位に向つて立ち上がり、インバータ３５のＰチ
ヤンネルトランジスタＱ８はオフする。これによ
つて、ノードＮ５が「０」に安定する。
従つて、この発明の場合、従来のように、ノー
ドＮ１１がVcc−VTHに立ち上がるまでインバー
タの出力が不確定ということはない。つまり、ナ
ンド回路３１の出力が、第２の系統によつて直接
インバータ３５のＮチヤンネルトランジスタＱ９
のゲートに印加されるので、ノードＮ５の電位は
確実に低下を始める。従つて、トランスフアーゲ
ート３３の基板バイアス効果によつて、ノードＮ
１１の立ち上がりが遅れたり、Vcc電位を下げた
場合あるいはVTHを上げた場合にインバータ３５
の出力を反転させるのに十分な電位までノードＮ
５の電位が下がらないというような従来の問題が
解消される。よつて、従来のものと比較して高速
動作が可能になるとともに、Vcc電位、VTHのレ
ベルの自度が拡大される。
ドＮ１１がVcc−VTHに立ち上がるまでインバー
タの出力が不確定ということはない。つまり、ナ
ンド回路３１の出力が、第２の系統によつて直接
インバータ３５のＮチヤンネルトランジスタＱ９
のゲートに印加されるので、ノードＮ５の電位は
確実に低下を始める。従つて、トランスフアーゲ
ート３３の基板バイアス効果によつて、ノードＮ
１１の立ち上がりが遅れたり、Vcc電位を下げた
場合あるいはVTHを上げた場合にインバータ３５
の出力を反転させるのに十分な電位までノードＮ
５の電位が下がらないというような従来の問題が
解消される。よつて、従来のものと比較して高速
動作が可能になるとともに、Vcc電位、VTHのレ
ベルの自度が拡大される。
また、この発明によると、ナンド回路３１にお
いて、ＮチヤンネルトランジスタＱ１〜Ｑ３の直
列回路に更にＮチヤンネルトランジスタＱ４を直
列接続し、このＮチヤンネルトランジスタＱ４の
ゲートにはワード線選択信号fiを与えるようにし
ている。よつて、従来のように、逆相関係にある
ワード線選択信号fi，の２種を作る必要がなく
周辺回路の簡素化に有効である。なおSW電位
は、不揮発性メモリの読出し状態ではVcc系、書
込み状態ではVpp系に切換えられることは当然で
ある。
いて、ＮチヤンネルトランジスタＱ１〜Ｑ３の直
列回路に更にＮチヤンネルトランジスタＱ４を直
列接続し、このＮチヤンネルトランジスタＱ４の
ゲートにはワード線選択信号fiを与えるようにし
ている。よつて、従来のように、逆相関係にある
ワード線選択信号fi，の２種を作る必要がなく
周辺回路の簡素化に有効である。なおSW電位
は、不揮発性メモリの読出し状態ではVcc系、書
込み状態ではVpp系に切換えられることは当然で
ある。
以上説明したように、この発明によれば、回路
設計上の自由度が広く、Ｎチヤンネルトランジス
タのスレツシホールドレベルVTH、電源電圧のマ
ージンが広く、製造上の集積回路の歩留りも向上
する。また動作も確実で高速化され、メモリアク
セスタイムの向上にも寄与できる。さらに、周辺
回路の簡素化を得るにも有効である。
設計上の自由度が広く、Ｎチヤンネルトランジス
タのスレツシホールドレベルVTH、電源電圧のマ
ージンが広く、製造上の集積回路の歩留りも向上
する。また動作も確実で高速化され、メモリアク
セスタイムの向上にも寄与できる。さらに、周辺
回路の簡素化を得るにも有効である。
第１図はこの発明の一実施例を示す回路図、第
２図は従来の行デコーダ回路を示す回路図であ
る。 ３１…ナンド回路、３３…トランスフアーゲー
ト、３５…インバータ。
２図は従来の行デコーダ回路を示す回路図であ
る。 ３１…ナンド回路、３３…トランスフアーゲー
ト、３５…インバータ。
Claims (1)
- 【特許請求の範囲】 １ 第１の電圧で駆動されるナンド回路と、前記
ナンド回路の出力を伝送するために、ゲートに第
１の電圧が印加されたＮチヤンネルエンハンスメ
ント型のトランスフアーゲートと、前記トランス
フアーゲートの出力がゲートに印加されるＰチヤ
ンネルトランジスタと前記ナンド回路の出力が直
接ゲートに印加されるＮチヤンネルトランジスタ
とを有し、前記Ｐチヤンネル、Ｎチヤンネルトラ
ンジスタのドレインは共通接続され、前記Ｎチヤ
ンネルトランジスタのソースは接地電位側へ、前
記Ｐチヤンネルトランジスタのソースは第１、第
２の電圧が選択的に与えられるノードに接続され
たインバータと、前記インバータの出力ノードで
ある前記共通ドレインにゲートが接続され、ドレ
インが前記Ｐチヤンネルトランジスタのゲートに
接続されソースが前記第１、第２の電圧が選択的
に与えられるノードに接続されたＰチヤンネルト
ランジスタとを具備したことを特徴とする２値電
圧出力回路。 ２ 前記ナンド回路は、不揮発性メモリの行デコ
ーダ回路に用いられるもので、各々のゲートにデ
コーダ選択信号が入力される複数の直列接続され
たＮチヤンネルトランジスタと、このＮチヤンネ
ルトランジスタ群に更に直列接続され、ゲートに
ワード線選択信号が入力されるＮチヤンネルトラ
ンジスタと、このＮチヤンネルトランジスタと前
記第１の電圧の入力ノード間に直列接続された負
荷のＰチヤンネルトランジスタとを具備して成る
ことを特徴とする特許請求の範囲第１項記載の２
値電圧出力回路。 ３ 前記インバータは、その出力ノードが不揮発
性メモリのワード線に接続され、前記メモリの読
出し状態で前記第１の電圧、書込み状態で前記第
２の電圧が印加されることを特徴とする特許請求
の範囲第１項記載の２値電圧出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244817A JPS61123097A (ja) | 1984-11-20 | 1984-11-20 | ２値電圧出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244817A JPS61123097A (ja) | 1984-11-20 | 1984-11-20 | ２値電圧出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61123097A JPS61123097A (ja) | 1986-06-10 |
| JPH0318277B2 true JPH0318277B2 (ja) | 1991-03-12 |
Family
ID=17124391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244817A Granted JPS61123097A (ja) | 1984-11-20 | 1984-11-20 | ２値電圧出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123097A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0878433A (ja) * | 1994-08-31 | 1996-03-22 | Nec Corp | 半導体装置 |
| JP2003237895A (ja) | 2002-02-20 | 2003-08-27 | Toyo Jidoki Co Ltd | 液体充填ノズル及び液体充填装置 |
| JP4781057B2 (ja) * | 2005-09-08 | 2011-09-28 | 日立造船株式会社 | 液体充填装置 |
-
1984
- 1984-11-20 JP JP59244817A patent/JPS61123097A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996007182A1 (en) * | 1994-08-31 | 1996-03-07 | Oki Electric Industry Co., Ltd. | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61123097A (ja) | 1986-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |