JPS598920B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS598920B2 JPS598920B2 JP52143469A JP14346977A JPS598920B2 JP S598920 B2 JPS598920 B2 JP S598920B2 JP 52143469 A JP52143469 A JP 52143469A JP 14346977 A JP14346977 A JP 14346977A JP S598920 B2 JPS598920 B2 JP S598920B2
- Authority
- JP
- Japan
- Prior art keywords
- decoder circuit
- transistor
- defective
- spare
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は情報を保持するメモリセルに不良箇所があつ
ても記憶装置を実質的に完全良品として使用することが
できる半導体記憶装置に関するものである。
ても記憶装置を実質的に完全良品として使用することが
できる半導体記憶装置に関するものである。
半導体記憶装置例えばランダムアクセスメモリ（以下単
にＲＡＭと称す）は情報を保持する箇所すなわちメモリ
セルがマトリックス的に構成され、かつこのメモリセル
を選択する機能をもつデコーダ回路を備えているのが一
般的である。
にＲＡＭと称す）は情報を保持する箇所すなわちメモリ
セルがマトリックス的に構成され、かつこのメモリセル
を選択する機能をもつデコーダ回路を備えているのが一
般的である。
例えば第１図は従来の４０９６語×１ビットＲＡＭの構
成図である。同図ιおいて、１はメモリセルを６４行と
６４列のマトリックスに配置したメモリアレイ、２は行
デコーダ回路、３は列デコーダ回路である。したがつて
、所望のメモリセルに情報を書込んだりあるいは情報を
読み出すには行デコーダ回路２および列デコーダ回路３
によつて任意の１行と１列を選択し、この選択された行
と列の交点に位置するメモリセルが選択したメモリセル
である。しかしながら、従来のＲＡＭは製造過程におけ
るパターン欠陥などに基づくｌビット不良、ｌ行不良、
あるいはｌ列不良などがしばしば発生する。
成図である。同図ιおいて、１はメモリセルを６４行と
６４列のマトリックスに配置したメモリアレイ、２は行
デコーダ回路、３は列デコーダ回路である。したがつて
、所望のメモリセルに情報を書込んだりあるいは情報を
読み出すには行デコーダ回路２および列デコーダ回路３
によつて任意の１行と１列を選択し、この選択された行
と列の交点に位置するメモリセルが選択したメモリセル
である。しかしながら、従来のＲＡＭは製造過程におけ
るパターン欠陥などに基づくｌビット不良、ｌ行不良、
あるいはｌ列不良などがしばしば発生する。
例えば第１図において、行デコーダ２の３０行と列デコ
ーダ３の３５列によつて選択されるメモリセルが不良の
場合このＲＡＭは常にこの位置に不良ピツトを有するた
め、不良品とみなされる。第２図は従来のデコーダ回路
の一部を示す構成図であり、一例としてｎチヤネルダイ
ナミツクＭＯＳＲＡＭを示す。同図において、Ｑ１〜Ｑ
５はトランジスタ、φ１〜φ４はロツクである。次に、
このデコーダ回路の動作について簡単に説明する。まず
、スタンドバイ時にはｔ点とｍ点は′１１″レベルに充
電されている。
ーダ３の３５列によつて選択されるメモリセルが不良の
場合このＲＡＭは常にこの位置に不良ピツトを有するた
め、不良品とみなされる。第２図は従来のデコーダ回路
の一部を示す構成図であり、一例としてｎチヤネルダイ
ナミツクＭＯＳＲＡＭを示す。同図において、Ｑ１〜Ｑ
５はトランジスタ、φ１〜φ４はロツクである。次に、
このデコーダ回路の動作について簡単に説明する。まず
、スタンドバイ時にはｔ点とｍ点は′１１″レベルに充
電されている。
そして、アドレス信号に対応してＡＯおよびＡｎはＩＬ
Ｉレペルから〃Ｈ〃レペルに、あるいはＩＬ″レベルを
保持し続ける。その結果、デコード・トランジスタＱ２
、Ｑ３が０Ｎ．．０ＦＦを行ない、非選択のデコーダ回
路のｔ点、ｍ点は〃Ｌ〃レベルとなり、選択されたデコ
ーダ回路のｔ点、ｍ点はＩＨ″レベルを保持し続ける。
デコーダ回路の選択がなされたのら、クロツクφ４は〃
Ｌ〃レベルから〃Ｈ〃レベルとなり、駆動トランジスタ
Ｑ５を通してメモリマトリツクスのｌ列あるいはｌ行の
選択がなされる。なお、第２図に示すデコーダ回路にお
いて、トランジスタＱ４は省略されることもある。
Ｉレペルから〃Ｈ〃レペルに、あるいはＩＬ″レベルを
保持し続ける。その結果、デコード・トランジスタＱ２
、Ｑ３が０Ｎ．．０ＦＦを行ない、非選択のデコーダ回
路のｔ点、ｍ点は〃Ｌ〃レベルとなり、選択されたデコ
ーダ回路のｔ点、ｍ点はＩＨ″レベルを保持し続ける。
デコーダ回路の選択がなされたのら、クロツクφ４は〃
Ｌ〃レベルから〃Ｈ〃レベルとなり、駆動トランジスタ
Ｑ５を通してメモリマトリツクスのｌ列あるいはｌ行の
選択がなされる。なお、第２図に示すデコーダ回路にお
いて、トランジスタＱ４は省略されることもある。
また、クロツクφ２はスタンドバイ時に″Ｈｌレベルで
あり、動作時に″Ｌ″レベルとなるのが一般的であるが
、最初からグランドレベルとして使用することもある。
しかしながら、従来の半導体記憶装置はそのデコーダ回
路の構成がトランジスタＱ２のゲート信号にＡ。
あり、動作時に″Ｌ″レベルとなるのが一般的であるが
、最初からグランドレベルとして使用することもある。
しかしながら、従来の半導体記憶装置はそのデコーダ回
路の構成がトランジスタＱ２のゲート信号にＡ。
が接続されるかあるいはＡ。が接続されるか、またトラ
ンジスタＱ３のゲート信号にＡｎが接続されるかあるい
はＡｎが接続されるかいずれか一方になつている。そし
て、一度、トランジスタＱ２のゲート信号としてＡ。を
接続し、トランジスタＱ３のゲート信号としてＡｎを接
続すると、そのプロセス上から、この接続が製品製造後
に変更できないことがよく知られている。このため、デ
コーダ回路が選択したメモリアレイの１行あるいは１列
中に不良のメモリセルが存在するとｒその半導体記憶装
置は常に不良メモリセルを有することになり、不良品と
みなされる。しかも、このような不良品が多数生じ、製
品コストにも影響するなどの欠点があつた。したがつて
、この発明の目的はメモリアレイにｌビツト不良、１行
不良、２行不良、ｌ列不良、２列不良などの不良メモリ
セルが存在しても実質的に良品とすることができる半導
体記憶装置を提供するものである。
ンジスタＱ３のゲート信号にＡｎが接続されるかあるい
はＡｎが接続されるかいずれか一方になつている。そし
て、一度、トランジスタＱ２のゲート信号としてＡ。を
接続し、トランジスタＱ３のゲート信号としてＡｎを接
続すると、そのプロセス上から、この接続が製品製造後
に変更できないことがよく知られている。このため、デ
コーダ回路が選択したメモリアレイの１行あるいは１列
中に不良のメモリセルが存在するとｒその半導体記憶装
置は常に不良メモリセルを有することになり、不良品と
みなされる。しかも、このような不良品が多数生じ、製
品コストにも影響するなどの欠点があつた。したがつて
、この発明の目的はメモリアレイにｌビツト不良、１行
不良、２行不良、ｌ列不良、２列不良などの不良メモリ
セルが存在しても実質的に良品とすることができる半導
体記憶装置を提供するものである。
このような目的を達成するため゛、この発明は前記メモ
リアレイに複数個の予備のメモリセルを付加すると共に
この予備のメモリセルを選択するためのデコーダ回路を
設け、前記メモリセルに不良のメモリセルがあるとき、
その不良のメモリセルを選択する行デコーダ回路あるい
は列デコーダ回路を非選択状態に書き換えると共にその
デコーダ回路と同じデコーダを予備のデコーダ回路に設
け、この予備のデコーダ回路によつて予備のメモリセル
を選択するようにしたもので、アドレス信号に応じて０
Ｎ１０ＦＦを行ない駆動トランジスタを制御するデコー
ド・トランジスタのドレイン・ソース間と並列にドレイ
ン・ソース間の接続された非選択状態のとき０Ｎとなり
かつ選択状態のとき０ＦＦとなるフローテイングゲート
・トランジスタを前記行デコーダ回路あるいは列デコー
ダ回路に設けると共に、前記アドレス信号に応じて０Ｎ
１０ＦＦを行ない駆動トランジスタを制御するデコード
・トランジスタのドレイン・ソース間と直列にドレイン
・ソース間が接続されかつ前記アドレス信号がフローテ
イングゲートへ与えられた使用時に０Ｎとなるフローテ
イングゲート・トランジスタと、このトランジスタを０
Ｎとするための電流を供給する書き込みトランジスタと
を前記予備のデコーダ回路に設けたものである。
リアレイに複数個の予備のメモリセルを付加すると共に
この予備のメモリセルを選択するためのデコーダ回路を
設け、前記メモリセルに不良のメモリセルがあるとき、
その不良のメモリセルを選択する行デコーダ回路あるい
は列デコーダ回路を非選択状態に書き換えると共にその
デコーダ回路と同じデコーダを予備のデコーダ回路に設
け、この予備のデコーダ回路によつて予備のメモリセル
を選択するようにしたもので、アドレス信号に応じて０
Ｎ１０ＦＦを行ない駆動トランジスタを制御するデコー
ド・トランジスタのドレイン・ソース間と並列にドレイ
ン・ソース間の接続された非選択状態のとき０Ｎとなり
かつ選択状態のとき０ＦＦとなるフローテイングゲート
・トランジスタを前記行デコーダ回路あるいは列デコー
ダ回路に設けると共に、前記アドレス信号に応じて０Ｎ
１０ＦＦを行ない駆動トランジスタを制御するデコード
・トランジスタのドレイン・ソース間と直列にドレイン
・ソース間が接続されかつ前記アドレス信号がフローテ
イングゲートへ与えられた使用時に０Ｎとなるフローテ
イングゲート・トランジスタと、このトランジスタを０
Ｎとするための電流を供給する書き込みトランジスタと
を前記予備のデコーダ回路に設けたものである。
以下実施例を用いて詳細に説明する。第３図はこの発明
に係る半導体記憶装置の一実施例を示す構成図であり、
一例として４０９６語×１ビツトＲＡＭの構成を示す。
に係る半導体記憶装置の一実施例を示す構成図であり、
一例として４０９６語×１ビツトＲＡＭの構成を示す。
同図において、４は４０９６箇のメモリセル４ａおよび
α箇の予備メモリセル４ｂを備えたメモリアレイ、５お
よび６はそれぞれその詳細な回路を第４図に示す行デコ
ーダ回路および列デコーダ回路、７はこの行デコーダ回
路５および列デコーダ回路６のデコーダ構成を制御する
制御回路である。なお、第４図に示すデコーダ回路にお
いて、Ｑ６〜Ｑ８はトランジスタ、Ｔ１はＦＡＭＯＳの
トランジスタで、行デコーダ回路５あるいは列デコーダ
回路６を常に非選択状態としたいときにはこのトランジ
スタＴ１を０Ｎ状態にし、選択状態にしたいときにはこ
のトランジスタＴ，を０ＦＦ状態にする。
α箇の予備メモリセル４ｂを備えたメモリアレイ、５お
よび６はそれぞれその詳細な回路を第４図に示す行デコ
ーダ回路および列デコーダ回路、７はこの行デコーダ回
路５および列デコーダ回路６のデコーダ構成を制御する
制御回路である。なお、第４図に示すデコーダ回路にお
いて、Ｑ６〜Ｑ８はトランジスタ、Ｔ１はＦＡＭＯＳの
トランジスタで、行デコーダ回路５あるいは列デコーダ
回路６を常に非選択状態としたいときにはこのトランジ
スタＴ１を０Ｎ状態にし、選択状態にしたいときにはこ
のトランジスタＴ，を０ＦＦ状態にする。
また、トランジスタＱ６〜Ｑ８およびクロツクφ。〜φ
ｄはこのトランジスタＴ１を０Ｎにさせるためのもので
ある。次に、上記行デコーダ回路５あるいは列デコーダ
回路６を非選択状態にする制御動作について説明する。
ｄはこのトランジスタＴ１を０Ｎにさせるためのもので
ある。次に、上記行デコーダ回路５あるいは列デコーダ
回路６を非選択状態にする制御動作について説明する。
まず、ｔ点を″Ｈ″レベルにすると、トランジスタＱ７
はｔ点の信号をｎ屯に伝達するように動作するため、こ
のｎ点は〃Ｈ〃レベルになる。
はｔ点の信号をｎ屯に伝達するように動作するため、こ
のｎ点は〃Ｈ〃レベルになる。
このため、トランジスタＱ８が０Ｎとなる。したがつて
、クロツクφ。が〃Ｌｌレベルから″Ｈ″レベルになる
と、トランジスタＴ１のフローテイングゲートに電荷が
蓄積され、トランジスタＴ１は０Ｎになる。なお、トラ
ンジスタＱ６はトランジスタＴ１に電荷が蓄積するとき
に、その電荷が蓄積されやすくするためのものである。
、クロツクφ。が〃Ｌｌレベルから″Ｈ″レベルになる
と、トランジスタＴ１のフローテイングゲートに電荷が
蓄積され、トランジスタＴ１は０Ｎになる。なお、トラ
ンジスタＱ６はトランジスタＴ１に電荷が蓄積するとき
に、その電荷が蓄積されやすくするためのものである。
この場合、トランジスタＱ１およびトランジスタＱ６を
１つの素子ですませることも可能であるが、クロツクφ
１およびφｂが複雑になる。また、第５図は第４図のト
ランジスタＱ７の代りにトランジスタＱ４を用いたもの
であるが、その動作については第４図と同様であること
はもちろんである。
１つの素子ですませることも可能であるが、クロツクφ
１およびφｂが複雑になる。また、第５図は第４図のト
ランジスタＱ７の代りにトランジスタＱ４を用いたもの
であるが、その動作については第４図と同様であること
はもちろんである。
また、第６図は予備のメモリセルを選択するためのデコ
ーダである。
ーダである。
同図において、Ｑ９〜Ｑｌｌはトランジスタ、Ｔ２〜Ｔ
５はＦＡＭＯＳのトランジスタであるが、この場合、ト
ランジスタＴ２かあるいはＴ３のどららかを０Ｎ状態に
するか、トランジスタＴ４かあるいはＴ５のどららかを
０Ｎ状態にする。次に、上記構成に係る半導体記憶装置
の動作について説明する。
５はＦＡＭＯＳのトランジスタであるが、この場合、ト
ランジスタＴ２かあるいはＴ３のどららかを０Ｎ状態に
するか、トランジスタＴ４かあるいはＴ５のどららかを
０Ｎ状態にする。次に、上記構成に係る半導体記憶装置
の動作について説明する。
まず、４０９６箇のメモリセル４ａ用の行デコーダ回路
および列デコーダ回路として第４図あるいは第５図に示
すデコーダ回路を使用し、予備のメモリセル４ｂ用のデ
コーダとして第６図に示すデコーダ回路を使用する。
および列デコーダ回路として第４図あるいは第５図に示
すデコーダ回路を使用し、予備のメモリセル４ｂ用のデ
コーダとして第６図に示すデコーダ回路を使用する。
そして、まず、不良ビツトセルがどの行および列にある
か、行デコーダ回路５および列デコーダ回路６を駆動し
て調べる。フ例えば行デコーダ回路５の３０と列デコー
ダ回路６の３５によつて選択されるメモリセルに不良が
ある場合、その列デコーダ回路６の３５を選択するデコ
ーダ回路の使用をさけ、そのデコーダ回路と同じデコー
ダを予備のメモリセル４ｂ用のデコーダ回路に組むこと
によつて、列デコーダ回路６の３５′が選択される。
か、行デコーダ回路５および列デコーダ回路６を駆動し
て調べる。フ例えば行デコーダ回路５の３０と列デコー
ダ回路６の３５によつて選択されるメモリセルに不良が
ある場合、その列デコーダ回路６の３５を選択するデコ
ーダ回路の使用をさけ、そのデコーダ回路と同じデコー
ダを予備のメモリセル４ｂ用のデコーダ回路に組むこと
によつて、列デコーダ回路６の３５′が選択される。
したがつて、半導体記憶装置は実質的に良品として使用
することができる。なお、この場合、列デコーダ回路６
を組み変えたが、行デコーダ回路５を組み変えても同様
にできることはもらろんである。また、第４図に示すデ
コーダ回路のかわりに、この第６図に示すデコーダ回路
を使用する場合にはトランジスタＴ２およびＴ４を常に
０Ｎ状態にし、トランジスタＴ３およびＴ５を常に０Ｆ
Ｆ状態にする必要がある。
することができる。なお、この場合、列デコーダ回路６
を組み変えたが、行デコーダ回路５を組み変えても同様
にできることはもらろんである。また、第４図に示すデ
コーダ回路のかわりに、この第６図に示すデコーダ回路
を使用する場合にはトランジスタＴ２およびＴ４を常に
０Ｎ状態にし、トランジスタＴ３およびＴ５を常に０Ｆ
Ｆ状態にする必要がある。
このためにはＡ。およびＡｎが″Ｈ〃レベルで、ＡＯぉ
よび潟、が〃Ｌ〃レベルのとき、書き込みトランジスタ
Ｑ９を０Ｎにし、電流を供給してＦＡＭＯＳに書き込む
。また、第６図において、トランジスタＱ１のドレイン
信号をクロツクφ５としたのはこのデコーダ回路を使用
しないときにｔ点およびｍ点を常に〃Ｌ〃レベルに保持
し、トランジスタＱ５を常に０ＦＦにするためである。
しかし、トランジスタＱ５のドレイン信号φ４を第４図
および第５図のドレイン信号φ４と同相で異なる信号と
し、第６図のデコーダ回路を使用する必要のないときに
常に″ＬＩレベルとすれば、トランジスタＱ１のドレイ
ンにクロツクφ５のかわりにＶＤＤを接続することもで
きる。また、第６図において、トランジスタＱ，はＦＡ
ＭＯＳに書込みをおこなうための素子であるが、トラン
ジスタＱ１をもつてこのかわりにすることもできる。
よび潟、が〃Ｌ〃レベルのとき、書き込みトランジスタ
Ｑ９を０Ｎにし、電流を供給してＦＡＭＯＳに書き込む
。また、第６図において、トランジスタＱ１のドレイン
信号をクロツクφ５としたのはこのデコーダ回路を使用
しないときにｔ点およびｍ点を常に〃Ｌ〃レベルに保持
し、トランジスタＱ５を常に０ＦＦにするためである。
しかし、トランジスタＱ５のドレイン信号φ４を第４図
および第５図のドレイン信号φ４と同相で異なる信号と
し、第６図のデコーダ回路を使用する必要のないときに
常に″ＬＩレベルとすれば、トランジスタＱ１のドレイ
ンにクロツクφ５のかわりにＶＤＤを接続することもで
きる。また、第６図において、トランジスタＱ，はＦＡ
ＭＯＳに書込みをおこなうための素子であるが、トラン
ジスタＱ１をもつてこのかわりにすることもできる。
しかし、このときにはクロツクφ１およびφ、５にクロ
ツクφ８およびφｆの動作を含める必要がある。また、
以上の実施例はＮチャネルダイナミツクＭＯＳＲＡＭ以
外の半導体記憶装置にも同様に適用できることはもらろ
んである。また、以上は４０９６語×ｌビツトＲＡＭを
用いて説明したが、これに限定せず、任意の容量のもの
に実施できることはもらろんである。以上詳細に説明し
たように、この発明に係る半導体記憶装置によれば、メ
モリアレイに不良のビツトセルがあつても良品として使
用することができ、特にメモリ容量が大きい場合に、不
良品として処理されることを有効に防止できるので、そ
の効果が著しく、製品の価格も低減することができるな
どの効果がある。
ツクφ８およびφｆの動作を含める必要がある。また、
以上の実施例はＮチャネルダイナミツクＭＯＳＲＡＭ以
外の半導体記憶装置にも同様に適用できることはもらろ
んである。また、以上は４０９６語×ｌビツトＲＡＭを
用いて説明したが、これに限定せず、任意の容量のもの
に実施できることはもらろんである。以上詳細に説明し
たように、この発明に係る半導体記憶装置によれば、メ
モリアレイに不良のビツトセルがあつても良品として使
用することができ、特にメモリ容量が大きい場合に、不
良品として処理されることを有効に防止できるので、そ
の効果が著しく、製品の価格も低減することができるな
どの効果がある。
第１図は従来の半導体記憶装置を示す構成図、第２図は
第１図のデコーダ回路の一部を示す構成図、第３図はこ
の発明に係る半導体記憶装置の一実施例を示す構成図、
第４図は第２図のデコーダ回路を示す構成図、第５図は
第４図に示すデコーダゞ回路の他の例を示す構成図、第
６図は第３図の予備のメモリセルを選択するためのデコ
ーダを示す構成図である。 １・・・・・・メモリアレイ、２・・・・・・行デコー
ダ回路、３・・・・・・列デコーダ回路、４・・・・・
・メモリアレイ、４ａ・・・・・・メモリセル、４ｂ・
・・・・・予備のメモリセル、５・・・・・・行デコー
ダ回路、６・・・・・・列デコーダ回路、７・・・・・
・制御回路、Ｑ１〜Ｑｌｌ・・・・・・トランジスタ、
Ｔ１〜Ｔ５・・・・・・ＦＡＭＯＳのトランジスタ、φ
１〜φ５およびφ８〜φｄ・・・・・・クロツク。
第１図のデコーダ回路の一部を示す構成図、第３図はこ
の発明に係る半導体記憶装置の一実施例を示す構成図、
第４図は第２図のデコーダ回路を示す構成図、第５図は
第４図に示すデコーダゞ回路の他の例を示す構成図、第
６図は第３図の予備のメモリセルを選択するためのデコ
ーダを示す構成図である。 １・・・・・・メモリアレイ、２・・・・・・行デコー
ダ回路、３・・・・・・列デコーダ回路、４・・・・・
・メモリアレイ、４ａ・・・・・・メモリセル、４ｂ・
・・・・・予備のメモリセル、５・・・・・・行デコー
ダ回路、６・・・・・・列デコーダ回路、７・・・・・
・制御回路、Ｑ１〜Ｑｌｌ・・・・・・トランジスタ、
Ｔ１〜Ｔ５・・・・・・ＦＡＭＯＳのトランジスタ、φ
１〜φ５およびφ８〜φｄ・・・・・・クロツク。
Claims (1)
- １ メモリセルをＮ行およびＭ行のマトリックス状に配
置したメモリアレイと、行デコーダ回路と、列デコーダ
回路と、前記メモリアレイに付加した複数個の予備のメ
モリセルと、この予備のメモリセルを選択するためのデ
コーダ回路とを設け、前記メモリセルに不良のメモリセ
ルがあるとき、その不良のメモリセルを選択する行デコ
ーダ回路あるいは列デコーダ回路を非選択状態に書き換
えると共にそのデコーダ回路と同じデコーダを予備のデ
コーダ回路に設け、この予備のデコーダ回路によつて予
備のメモリセルを選択する半導体記憶装置において、ア
ドレス信号に応じてＯＮ、ＯＦＦを行ない駆動トランジ
スタを制御するデコード・トランジスタのドレイン・ソ
ース間と並列にドレイン・ソース間の接続された非選択
状態のときＯＮとなりかつ選択状態のときＯＦＦとなる
フローティングゲート・トランジスタを前記行デコーダ
回路あるいは列デコーダ回路に設けると共に、前記アド
レス信号に応じてＯＮ、ＯＦＦを行ない駆動トランジス
タを制御するデコード・トランジスタのドレイン・ソー
ス間と直列にドレイン・ソース間が接続されかつ前記ア
ドレス信号がフローテイングゲートへ与えられた使用時
にＯＮとなるフローティングゲート・トランジスタと、
このトランジスタをＯＮとするための電流を供給する書
き込みトランジスタとを前記予備のデコーダ回路に設け
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143469A JPS598920B2 (ja) | 1977-11-29 | 1977-11-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52143469A JPS598920B2 (ja) | 1977-11-29 | 1977-11-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5475937A JPS5475937A (en) | 1979-06-18 |
| JPS598920B2 true JPS598920B2 (ja) | 1984-02-28 |
Family
ID=15339423
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52143469A Expired JPS598920B2 (ja) | 1977-11-29 | 1977-11-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598920B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103468A (en) * | 1979-10-26 | 1981-08-18 | Texas Instruments Inc | Floating gate type programmable memory cell and method of manufacturing same |
| JPS58205990A (ja) * | 1982-05-25 | 1983-12-01 | Matsushita Electric Ind Co Ltd | 記憶装置のアドレスデコ−ダ |
| JPS61264599A (ja) * | 1985-05-16 | 1986-11-22 | Fujitsu Ltd | 半導体記憶装置 |
-
1977
- 1977-11-29 JP JP52143469A patent/JPS598920B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5475937A (en) | 1979-06-18 |
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