JPS5989453A - Ｍｉｓ型半導体集積回路 - Google Patents
Ｍｉｓ型半導体集積回路Info
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- JPS5989453A JPS5989453A JP58151555A JP15155583A JPS5989453A JP S5989453 A JPS5989453 A JP S5989453A JP 58151555 A JP58151555 A JP 58151555A JP 15155583 A JP15155583 A JP 15155583A JP S5989453 A JPS5989453 A JP S5989453A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09441—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type
- H03K19/09443—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET of the same canal type using a combination of enhancement and depletion transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩＳ型半導体集槓回路とくにＭＩＳ（Ｍｅｔ
ａｌ Ｉｎ５ｕｌａｔｅｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）、ＦＥＴ（ｐｉｅｌｄ Ｅｆｆｅｃｔ ’ｌ’ｒａ
ｎｓｉｓｔｏｒ）の定電流補償回路に関する。
ａｌ Ｉｎ５ｕｌａｔｅｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏ
ｒ）、ＦＥＴ（ｐｉｅｌｄ Ｅｆｆｅｃｔ ’ｌ’ｒａ
ｎｓｉｓｔｏｒ）の定電流補償回路に関する。
電子回路の基本回路である増幅器もしくはインバータな
どにおいて負荷抵抗の値にばらつきが生ずると、これに
応じて消費電力および出力電圧レベルが変動する、従っ
て負荷インピーダンスはばらつかないのが望ましい。
どにおいて負荷抵抗の値にばらつきが生ずると、これに
応じて消費電力および出力電圧レベルが変動する、従っ
て負荷インピーダンスはばらつかないのが望ましい。
ＭＩＳ型集型口積回路、定電流特性、高速動作特性など
が良いことから第１図に示すようなエンハンスメントモ
ードＭＩＳＦＥＴとテブレッションモードＭＩＳＦＥＴ
とを同一半導体基板に形成した半導体集積回路（Ｅ／Ｄ
型ＭＩＳＩＣ）が使用されている。
が良いことから第１図に示すようなエンハンスメントモ
ードＭＩＳＦＥＴとテブレッションモードＭＩＳＦＥＴ
とを同一半導体基板に形成した半導体集積回路（Ｅ／Ｄ
型ＭＩＳＩＣ）が使用されている。
同図においてＱｌはエンハンスメントモードのＭＩ ５
ＦＥＴ 、Ｑ２はデプレッションモードのＭＩＳＦＥＴ
である。前記ＭＩＳＦＥＴＱＩは、そのドレイン端子が
前記ＭＩＳＦＥＴＱｔのソース端子に接続されており、
その接続点から出力電圧Ｖｏｕｔが取り出される。前記
ＭＩＳＦＥＴＱｓは。
ＦＥＴ 、Ｑ２はデプレッションモードのＭＩＳＦＥＴ
である。前記ＭＩＳＦＥＴＱＩは、そのドレイン端子が
前記ＭＩＳＦＥＴＱｔのソース端子に接続されており、
その接続点から出力電圧Ｖｏｕｔが取り出される。前記
ＭＩＳＦＥＴＱｓは。
そのゲート制御端子に入力信号が印加される。前記ＭＩ
ＳＦＥＴＱ、のゲート制御端子はそのソース端子に接続
されている。
ＳＦＥＴＱ、のゲート制御端子はそのソース端子に接続
されている。
コノヨうなＥ／Ｄ型ＭＩＳＴＣを製造するには。
両Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ＋ 、Ｑ２のゲート！
極下に構成されるチャンネル形成領域の導電型及び導電
度を互に異ならしめる必要が生ずる。しかし前記チャン
ネル形成領域の導を型および導電度を異ならしめるため
の不純物制御が一般にむずかしいことによってｌＭＩＳ
ＦＥＴのしきい値電圧にばらつきが生じる。前記第１図
の回路において、飽和領域で動作されるＭＴＳＦＥＴＱ
ｚから供給されるバイアス電流ｉ。８は、ＭＩ ５ＦＥ
ＴＱ、の構造１寸法によって決まる定数をβ１とし、し
きい値電圧を■、ｈＤとするとほぼ了βＩ ■ｔｈＤ２
で表わすことができる。この場合デプレッションモ
ードのＭＩＳＦＥＴのしきい値電圧■ｔｈＤにばらつき
があると、それにともなって前記バイアス電流’ＤＳが
不均一になってしまうことになる。
極下に構成されるチャンネル形成領域の導電型及び導電
度を互に異ならしめる必要が生ずる。しかし前記チャン
ネル形成領域の導を型および導電度を異ならしめるため
の不純物制御が一般にむずかしいことによってｌＭＩＳ
ＦＥＴのしきい値電圧にばらつきが生じる。前記第１図
の回路において、飽和領域で動作されるＭＴＳＦＥＴＱ
ｚから供給されるバイアス電流ｉ。８は、ＭＩ ５ＦＥ
ＴＱ、の構造１寸法によって決まる定数をβ１とし、し
きい値電圧を■、ｈＤとするとほぼ了βＩ ■ｔｈＤ２
で表わすことができる。この場合デプレッションモ
ードのＭＩＳＦＥＴのしきい値電圧■ｔｈＤにばらつき
があると、それにともなって前記バイアス電流’ＤＳが
不均一になってしまうことになる。
ところで、前記Ｅ／Ｄ型ＭＩＳＩＣの製造のために、イ
オン打ち込み法が使用される。この方法においては、同
一半導体基板上に複数のソースおよびドレイン領域を形
成したあと、まず、エンハンスメントモードのＭＩ ５
ＦＢＴのしきい値電圧を所望の値に下げるように第１の
イオン打ち込み法によって、ＭＩＳＦＥＴのチャンネル
形成領域とすべき部分に不純物を導入し、しかるのち所
望の素子すなわち、デプレッションモードのＭＩＳＦＥ
Ｔのチャンネル形成領域とすべき部分に第２のイオン打
ち込み法で不純物を導入してデプレッションモードのＭ
ＩＳＦＥＴを形成する。この方法によるとできあがった
デプレッションモードのＭＩＳＦＥＴのしきい値電圧と
前工程におけるエンハンスメントモードのＭＩＳＦＥＴ
のしきい値電圧の間には一定の関係が生ずる５すなわち
、前記製造工程の第１イオン打ち込みでたとえばエンハ
ンスメントモードのＭＩＳＦＥＴのしきい値電圧Ｖｔｈ
Ｆ、が第２図に示すようにＶｔｈｇｉと■ｔｈｌ、、に
ばらついた場合、第２のイオン打ち込みで形成されるデ
プレッションモードのＭＩＳＦＥＴＫおけるしきい値電
圧は” ｔｈｌｉ、□に対してＶｔｈＤ□になり。
オン打ち込み法が使用される。この方法においては、同
一半導体基板上に複数のソースおよびドレイン領域を形
成したあと、まず、エンハンスメントモードのＭＩ ５
ＦＢＴのしきい値電圧を所望の値に下げるように第１の
イオン打ち込み法によって、ＭＩＳＦＥＴのチャンネル
形成領域とすべき部分に不純物を導入し、しかるのち所
望の素子すなわち、デプレッションモードのＭＩＳＦＥ
Ｔのチャンネル形成領域とすべき部分に第２のイオン打
ち込み法で不純物を導入してデプレッションモードのＭ
ＩＳＦＥＴを形成する。この方法によるとできあがった
デプレッションモードのＭＩＳＦＥＴのしきい値電圧と
前工程におけるエンハンスメントモードのＭＩＳＦＥＴ
のしきい値電圧の間には一定の関係が生ずる５すなわち
、前記製造工程の第１イオン打ち込みでたとえばエンハ
ンスメントモードのＭＩＳＦＥＴのしきい値電圧Ｖｔｈ
Ｆ、が第２図に示すようにＶｔｈｇｉと■ｔｈｌ、、に
ばらついた場合、第２のイオン打ち込みで形成されるデ
プレッションモードのＭＩＳＦＥＴＫおけるしきい値電
圧は” ｔｈｌｉ、□に対してＶｔｈＤ□になり。
また前記しきい値電圧Ｖｔｈ）Ｊに対応して■ｔｈＤＳ
になる。１４．こ、のとき■ｔｈｇ□から■ｔｈＤ１ま
での変化幅とＶｔｈＥ２から■ｔｈＤ２ までの変化
幅は互いに等しくなる。すなわち！ＶｔｈＩ、ｔ ｌ＋
１ＶｔｂＤｘ １＝ＩＶｔｈｚｚｌ十ｌ■ｔｈｉ Ｉ
＝一定値（＝Δ）になる関係が生ずる。
になる。１４．こ、のとき■ｔｈｇ□から■ｔｈＤ１ま
での変化幅とＶｔｈＥ２から■ｔｈＤ２ までの変化
幅は互いに等しくなる。すなわち！ＶｔｈＩ、ｔ ｌ＋
１ＶｔｂＤｘ １＝ＩＶｔｈｚｚｌ十ｌ■ｔｈｉ Ｉ
＝一定値（＝Δ）になる関係が生ずる。
このよ５になる理由は１次のことから理解される。
すなわち、前工程におけるエンハンスメントモードＭＩ
ＳＦＥＴのしきい値電圧■ｔｈＩ、にばらっきがあって
も、イオン打込量の精度が高いイオン打込みによりエン
ハンスメントモードＭＩ ５ＦＥＴをデグレックヨンモ
ードＭＩＳＦＥＴに変換する場合には、しきい値電圧の
Ｍ移置Δは、それが第２のイオン打ち込みＫおける不純
物の打ち込み量に比例することとなるので当初のエンハ
ンスメントモードＭＩ８ＦＥＴのしきい値電圧■ｔｈＥ
に無関係に一定となることになる。
ＳＦＥＴのしきい値電圧■ｔｈＩ、にばらっきがあって
も、イオン打込量の精度が高いイオン打込みによりエン
ハンスメントモードＭＩ ５ＦＥＴをデグレックヨンモ
ードＭＩＳＦＥＴに変換する場合には、しきい値電圧の
Ｍ移置Δは、それが第２のイオン打ち込みＫおける不純
物の打ち込み量に比例することとなるので当初のエンハ
ンスメントモードＭＩ８ＦＥＴのしきい値電圧■ｔｈＥ
に無関係に一定となることになる。
本発明は上記関係を利用することによってバイアス電流
’Ｄａを補償するＭＩＳ型半導体集積回路を提供するこ
とを目的とする。
’Ｄａを補償するＭＩＳ型半導体集積回路を提供するこ
とを目的とする。
本発明に従うと、バイアス電圧を生ずべきＥ型（Ｄ型）
ＭＩＳＦＥＴＱＡのゲート制御端子とソース端子の間Ｋ
Ｄ型（Ｅ型）ＭＩＳＦＥＴＱＢが接続され、前記Ｅ型（
Ｄ型）ＭＩＳＦＥＴＱＡのゲート制御端子とそのドレイ
ン端子の間にインピーダンス素子が接続される。前記り
型（Ｅ型）ＭＩＳＦＥＴＱＢのゲート制御端子はそのド
レイン端子に接続される。前記ＭＩＳＦＥＴＱＡ及び前
記ＭＩＳＦＥＴＱＢのデプレッションモード及びエンハ
ンスメントモードは、ＭＩＳ型半導体集積回路技術によ
って同一製造工程からなるイオン打込み法によって決定
される。その結果、前記Ｅ型（Ｄ型）ＭＩＳＦＥＴＱＡ
に流れるバイアス電流（ドレイン電流）が一定となるよ
うにされる。
ＭＩＳＦＥＴＱＡのゲート制御端子とソース端子の間Ｋ
Ｄ型（Ｅ型）ＭＩＳＦＥＴＱＢが接続され、前記Ｅ型（
Ｄ型）ＭＩＳＦＥＴＱＡのゲート制御端子とそのドレイ
ン端子の間にインピーダンス素子が接続される。前記り
型（Ｅ型）ＭＩＳＦＥＴＱＢのゲート制御端子はそのド
レイン端子に接続される。前記ＭＩＳＦＥＴＱＡ及び前
記ＭＩＳＦＥＴＱＢのデプレッションモード及びエンハ
ンスメントモードは、ＭＩＳ型半導体集積回路技術によ
って同一製造工程からなるイオン打込み法によって決定
される。その結果、前記Ｅ型（Ｄ型）ＭＩＳＦＥＴＱＡ
に流れるバイアス電流（ドレイン電流）が一定となるよ
うにされる。
以下実施例を用いて本発明の詳細な説明する。
第３図は本発明によるＭＩＳ型半導体集積回路の一実施
例でありとくにＰチャンネルＥ／ＤＭＩＳＦＥＴによる
インバータ回路に適用した場合の補償回路を示している
う 同図において、ＱＡは負荷抵抗用デプレッションモード
（Ｄ型）のＭＩＳＦＥＴ、ＱＢはエンハンスメントモー
ド（Ｅ型）のＭＩＳＦＥＴ、Ｑｃはデプレッションモー
ド（Ｄ型）のＭＩＳＦＥＴ。
例でありとくにＰチャンネルＥ／ＤＭＩＳＦＥＴによる
インバータ回路に適用した場合の補償回路を示している
う 同図において、ＱＡは負荷抵抗用デプレッションモード
（Ｄ型）のＭＩＳＦＥＴ、ＱＢはエンハンスメントモー
ド（Ｅ型）のＭＩＳＦＥＴ、Ｑｃはデプレッションモー
ド（Ｄ型）のＭＩＳＦＥＴ。
ＱＤは駆動用エンハンスメントモード（Ｅ型）のＭＩＳ
ＦＥＴである。これらのＭＩ ５ＦＥＴＱＡ〜ＱＤは後
述する方法によって同一半導体基板上に形成される。
ＦＥＴである。これらのＭＩ ５ＦＥＴＱＡ〜ＱＤは後
述する方法によって同一半導体基板上に形成される。
前記Ｅ型ＭＩＳＦＥＴＱＤは、そのゲート制御端子３１
に駆動用入力信号Ｖｉｎが印加される。このＭＩＳＦＥ
ＴＱＤは、またそのソース端子が基底電位に接地接続さ
れ、そのドレイン端子が前記り型ＭＩＳＦＥＴＱＡのソ
ース端子が接続されている。ＭＩＳＦＥＴＱＤとＱＡと
の接続点３２かも出力信号■。ｕｔが取り出される。前
記り型ＭＩ５ＦＥＴＱＡは、そのドレイン端子がバイア
ス電源■ＤＤに接続され、そのゲート制御端子が前記Ｅ
型ＭＩＳＦＥＴＱＢのドレイン端子およびゲート制御端
子と前記り型ＭＩＳＦＥＴＱｏのソース端子およびゲー
ト制御端子とに共通接続されているうまた前記Ｅ型ＭＩ
ＳＦＥＴＱＢのソース端子は前記り型ＭＩＳＦＥＴＱＡ
のソース端子に接続され、前記り型ＭＩ ５ＦＥＴＱｏ
のドレイン端子は前記バイアス電源ＶＤＤＫ接続されて
いる。
に駆動用入力信号Ｖｉｎが印加される。このＭＩＳＦＥ
ＴＱＤは、またそのソース端子が基底電位に接地接続さ
れ、そのドレイン端子が前記り型ＭＩＳＦＥＴＱＡのソ
ース端子が接続されている。ＭＩＳＦＥＴＱＤとＱＡと
の接続点３２かも出力信号■。ｕｔが取り出される。前
記り型ＭＩ５ＦＥＴＱＡは、そのドレイン端子がバイア
ス電源■ＤＤに接続され、そのゲート制御端子が前記Ｅ
型ＭＩＳＦＥＴＱＢのドレイン端子およびゲート制御端
子と前記り型ＭＩＳＦＥＴＱｏのソース端子およびゲー
ト制御端子とに共通接続されているうまた前記Ｅ型ＭＩ
ＳＦＥＴＱＢのソース端子は前記り型ＭＩＳＦＥＴＱＡ
のソース端子に接続され、前記り型ＭＩ ５ＦＥＴＱｏ
のドレイン端子は前記バイアス電源ＶＤＤＫ接続されて
いる。
前記り型ＭＩＳＦＥＴＱＡとＱｃとは同一製造工程で製
造されていることによって互いに等しいしきい値電圧を
持つようになる。同様に前記Ｅ型ＭＩＳＦＥＴＱＢとＱ
Ｄ も同一製造工程で製造されていることによって互い
に等しいしきい値電圧を持つようになる。
造されていることによって互いに等しいしきい値電圧を
持つようになる。同様に前記Ｅ型ＭＩＳＦＥＴＱＢとＱ
Ｄ も同一製造工程で製造されていることによって互い
に等しいしきい値電圧を持つようになる。
次に、図示の回路の動作について説明する。
今、ＭＴＳＦＥＴのチャンネル長り、チャンネル幅Ｗ、
チャンネル上の酸化膜の厚さｔ。Ｘ、その酸化膜の誘電
率ε。Ｘおよびチャンネル内のキャリア移動度μによっ
て決定されるところの（Ｗεｏｘμ）／（Ｌｔｏｘ）な
る構造定数なβと置いたときの前記ＭＩＳＦＥＴＱｏ、
ＱＢ、ＱＡのそれぞれのβの値をβ３．β７．β、とし
、前記ＭＩＳＦＥＴＱｃ。
チャンネル上の酸化膜の厚さｔ。Ｘ、その酸化膜の誘電
率ε。Ｘおよびチャンネル内のキャリア移動度μによっ
て決定されるところの（Ｗεｏｘμ）／（Ｌｔｏｘ）な
る構造定数なβと置いたときの前記ＭＩＳＦＥＴＱｏ、
ＱＢ、ＱＡのそれぞれのβの値をβ３．β７．β、とし
、前記ＭＩＳＦＥＴＱｃ。
ＱＢ、ＱＡのしきい値電圧をそれぞれＶｔｈＤｌ、■ｔ
ｂｌＣ２１ｖｔｈＤ３トシ、さらに前記ＭＩＳＦＥＴＱ
Ａ、ＱＢ。
ｂｌＣ２１ｖｔｈＤ３トシ、さらに前記ＭＩＳＦＥＴＱ
Ａ、ＱＢ。
Ｑｃが飽和動作領域で動作されているときに前記第３図
の回路の各枝路に流れる電流１１〜ｉ３を図示のように
定めると、各電流は次式（１）〜（３）を満足するよう
な値になろう 但し、■ｏは前記り型ＭＩＳＦＥＴＱＡのゲートとソー
ス間に加えられる電圧である。
の回路の各枝路に流れる電流１１〜ｉ３を図示のように
定めると、各電流は次式（１）〜（３）を満足するよう
な値になろう 但し、■ｏは前記り型ＭＩＳＦＥＴＱＡのゲートとソー
ス間に加えられる電圧である。
図示の回路構成から明らかなように、１１とｉ。
が等しくなるから、上記（２）式および（３１式から次
式（４１が得られる。
式（４１が得られる。
次に、上記（４１式の■。を上記（１）式に代入すると
、次式（５）が得られる。 １ ・・・・・・（５） ’Ｄａがｉｔ（またはｒｔ ）と１３との和に等しい
から１次式（６）が得られる。
、次式（５）が得られる。 １ ・・・・・・（５） ’Ｄａがｉｔ（またはｒｔ ）と１３との和に等しい
から１次式（６）が得られる。
ｖｔｈＤｔ 十Ｖｔｈ）！ ＋■ｔｈＤ３ ） ”””
β６１ここでβ１〈β２すなわち、Ｑｏのチャンネル抵
抗を大、ＱＢのチャンネル抵抗を小とすれば上記（６）
式は次式（７）のように簡略化される。
β６１ここでβ１〈β２すなわち、Ｑｏのチャンネル抵
抗を大、ＱＢのチャンネル抵抗を小とすれば上記（６）
式は次式（７）のように簡略化される。
２
ここで、ＶｔｈＦ、、とＶｔｈｎａとは、それぞれ前記
１３１式中において付された負符号及び前記ｆｉ１式中
において付された正符号から明らかなように互いに同じ
極性をもつものとして表示されている。このことから−
ＶｔｈＥｆ９とＶｔｈｎａ との和の絶対値が、Ｖｔｈ
Ｅ２の絶対値とＶｔｈｎａの絶対値との和に等しいこと
が明らかである。言い換えると”ｔｈＥ２とＶｔｈｎａ
との和が、前記のよ５な第２のイオン打ち込みによって
もたらされるしきい値電圧の変位量に等しいことが明ら
かである。
１３１式中において付された負符号及び前記ｆｉ１式中
において付された正符号から明らかなように互いに同じ
極性をもつものとして表示されている。このことから−
ＶｔｈＥｆ９とＶｔｈｎａ との和の絶対値が、Ｖｔｈ
Ｅ２の絶対値とＶｔｈｎａの絶対値との和に等しいこと
が明らかである。言い換えると”ｔｈＥ２とＶｔｈｎａ
との和が、前記のよ５な第２のイオン打ち込みによって
もたらされるしきい値電圧の変位量に等しいことが明ら
かである。
従って、（７）式によって示される電流’ＤＳは、上記
のようなイオン打ち込みＫよってもたらされるしきい値
電圧の変位量とＭＩＳＦＥＴの構造定数β３とによって
決められる一定値となり−ＶｔｈＥＳ！もし”Ｖｔｈｎ
ａの個々の値及びそのばらつきによっては影響されない
ことになるう 第３図の実施例の回路は、また、前記第１図のような回
路において生ずる次のよプな問題を解決すなわち、集積
回路内に形成された負荷抵抗用ＭＩＳＦＥＴは、そのソ
ース電位が基板電位に対し回路の出力信号レベルに等し
いような値だけ浮遊させられることになる。この場合、
負荷抵抗用ＭＩＳＦＥＴは、バックゲートバイアス（Ｂ
ａｃｋＧａｔｅ Ｂｉａｓ）効果言い換えると基板バ
イアス効果によって、そのしきい値電圧がそのソース電
位の変化に追従して変化させられてしまうことなろう前
記第１図のような構成の回路の場合、このようなバック
ゲートバイアス効果によるしきい値電圧の変化によって
、負荷抵抗用ＭＴＳＦＥＴＱ２の導電度が不所望に変化
させられてしまうことになる。言いかえると、負荷抵抗
用ＭＩＳＦＥＴＱｔは、望ましい定電流特性を示さなく
なる。
のようなイオン打ち込みＫよってもたらされるしきい値
電圧の変位量とＭＩＳＦＥＴの構造定数β３とによって
決められる一定値となり−ＶｔｈＥＳ！もし”Ｖｔｈｎ
ａの個々の値及びそのばらつきによっては影響されない
ことになるう 第３図の実施例の回路は、また、前記第１図のような回
路において生ずる次のよプな問題を解決すなわち、集積
回路内に形成された負荷抵抗用ＭＩＳＦＥＴは、そのソ
ース電位が基板電位に対し回路の出力信号レベルに等し
いような値だけ浮遊させられることになる。この場合、
負荷抵抗用ＭＩＳＦＥＴは、バックゲートバイアス（Ｂ
ａｃｋＧａｔｅ Ｂｉａｓ）効果言い換えると基板バ
イアス効果によって、そのしきい値電圧がそのソース電
位の変化に追従して変化させられてしまうことなろう前
記第１図のような構成の回路の場合、このようなバック
ゲートバイアス効果によるしきい値電圧の変化によって
、負荷抵抗用ＭＴＳＦＥＴＱ２の導電度が不所望に変化
させられてしまうことになる。言いかえると、負荷抵抗
用ＭＩＳＦＥＴＱｔは、望ましい定電流特性を示さなく
なる。
これに対して、第３図の本発明の実施例の回路は１次の
ように動作する。
ように動作する。
すなわち、ＭＩＳＦＥＴＱＡとＱＢは、そのソース電位
が等しくされるので、それぞれのしきい値電圧がバック
ゲートバイアス効果によって同時に変化させられること
なろうこの場合、Ｄ型ＭＴＳＦ Ｅ Ｔ ＱＡのしきい
値電圧の絶対値は、バックゲートバイアス効果によって
減少され、Ｅ型ＭＩＳＦＥＴＱＢのそれは増加させられ
ろうそこで今。
が等しくされるので、それぞれのしきい値電圧がバック
ゲートバイアス効果によって同時に変化させられること
なろうこの場合、Ｄ型ＭＴＳＦ Ｅ Ｔ ＱＡのしきい
値電圧の絶対値は、バックゲートバイアス効果によって
減少され、Ｅ型ＭＩＳＦＥＴＱＢのそれは増加させられ
ろうそこで今。
ＭＩＳＦＥＴＱＢ、ＱＡのしきい値電圧■ｔ工、。
Ｖｔｈｎａがそれぞれ△ＶｔｈＥ２＃Δ■ｔｈＤ３だけ
変化したとすると、バイアス電流’Ｄａを示す前記（７
）式は次式のように変形されることになる。
変化したとすると、バイアス電流’Ｄａを示す前記（７
）式は次式のように変形されることになる。
’Ｄｓ”’−β”’ｔｈＥ２＋Δ■ｔｈＥ２＋ＶｔｈＤ
３一６Ｖ ｔ ｈｎ ａ ”１ 従って、第３図の実施例に従うと、バックゲートバイア
ス効果によるバイアス電流’ＤＳの変化を相殺すること
ができる。その結果、バイアス電流’ＤＳは、出力レベ
ルＶ。Ｕ□に実質的に影響されない一定値になる。なお
、このようにバイアスｔｍ’ＤＳが出力レベル■。ｕｔ
に実質的に影響されない一定値になることは１次のこと
をも意味する。丁なわち、定電流源か極め°Ｃ大きい抵
抗値の抵抗素子と等価であることによって、第３図の回
路は、駆動用ＭＩＳＦＥＴＱＤとそれに接続された極め
て大きい抵抗値の負荷抵抗とから成るインバータもしく
は増幅器と等価である。そのため、第３図の回路は、大
きい電圧利得をもって動作することになる。
３一６Ｖ ｔ ｈｎ ａ ”１ 従って、第３図の実施例に従うと、バックゲートバイア
ス効果によるバイアス電流’ＤＳの変化を相殺すること
ができる。その結果、バイアス電流’ＤＳは、出力レベ
ルＶ。Ｕ□に実質的に影響されない一定値になる。なお
、このようにバイアスｔｍ’ＤＳが出力レベル■。ｕｔ
に実質的に影響されない一定値になることは１次のこと
をも意味する。丁なわち、定電流源か極め°Ｃ大きい抵
抗値の抵抗素子と等価であることによって、第３図の回
路は、駆動用ＭＩＳＦＥＴＱＤとそれに接続された極め
て大きい抵抗値の負荷抵抗とから成るインバータもしく
は増幅器と等価である。そのため、第３図の回路は、大
きい電圧利得をもって動作することになる。
なお、第３図のようなＥ型ＭＩＳＦＥＴおよびＤ型ＭＩ
ＳＦＥＴは、半導朱集積回路技術に従って、前記と同様
な方法で製造される。
ＳＦＥＴは、半導朱集積回路技術に従って、前記と同様
な方法で製造される。
すなわち、先ず、Ｎ型半導体基体上に複数のＭＩＳＦＥ
ＴのＰ型ソース領域およびＰ型ドレイン領域を同一製造
工程により所望個数形成し１次に前記ソース領域および
ドレイン領域によってはさまれた前記基体表面部分すな
わちチャンネル形成領域に、イオン打ち込み法によって
Ｐ型不純物を導入するうこの第１回目のイオン打ち込み
によって、チャンネル形成領域は、所望の比抵抗に調整
されたＮ型とされる。なお、このイオン打ち込みは、最
終的に得るべきエンハンスメントモードのＭＩＳＦＥＴ
のしきい値電圧を所望の値にさせるために行なわれるも
のである、次に、複数のチャンネル形成領域のうちの選
択された所定のチャンネル形成領域に再びＰ型不純物を
イオン打ち込み法によって導入するつこの第２回目のイ
オン打ち込みは、デプレッションモードのＭＩＳＦＥＴ
を得るために行なわれる。従って、第２回目のイオン打
ち込みが行なわれたチャンネル形成領域は、上記のＮ型
からＰ型に反転されている。このようなイオン打ち込み
を行なった後に、ゲート電極などの適当な電極を形成す
ることによって、半導体基体上にエンハンスメントモー
ド及びデプレッションモードのＭＴＳＦＥＴが完成され
る、コノような方法に従うと、前記エンハンスメントモ
ードのす、Ｉ Ｉ Ｓ Ｆ Ｅ Ｔのしきい値電圧から
デプレッションモードのＭＩＳＦＥＴのしきい値電圧に
変位する変位量はほぼ一定値にすることができる。
ＴのＰ型ソース領域およびＰ型ドレイン領域を同一製造
工程により所望個数形成し１次に前記ソース領域および
ドレイン領域によってはさまれた前記基体表面部分すな
わちチャンネル形成領域に、イオン打ち込み法によって
Ｐ型不純物を導入するうこの第１回目のイオン打ち込み
によって、チャンネル形成領域は、所望の比抵抗に調整
されたＮ型とされる。なお、このイオン打ち込みは、最
終的に得るべきエンハンスメントモードのＭＩＳＦＥＴ
のしきい値電圧を所望の値にさせるために行なわれるも
のである、次に、複数のチャンネル形成領域のうちの選
択された所定のチャンネル形成領域に再びＰ型不純物を
イオン打ち込み法によって導入するつこの第２回目のイ
オン打ち込みは、デプレッションモードのＭＩＳＦＥＴ
を得るために行なわれる。従って、第２回目のイオン打
ち込みが行なわれたチャンネル形成領域は、上記のＮ型
からＰ型に反転されている。このようなイオン打ち込み
を行なった後に、ゲート電極などの適当な電極を形成す
ることによって、半導体基体上にエンハンスメントモー
ド及びデプレッションモードのＭＴＳＦＥＴが完成され
る、コノような方法に従うと、前記エンハンスメントモ
ードのす、Ｉ Ｉ Ｓ Ｆ Ｅ Ｔのしきい値電圧から
デプレッションモードのＭＩＳＦＥＴのしきい値電圧に
変位する変位量はほぼ一定値にすることができる。
上記実施例はＰチャンネルＭＩＳＦＥ’１ｆｆｌ用した
場合を説明したがＮチャンネルＭＩ ５ＦＥＴを用いた
場合に適用することができる。
場合を説明したがＮチャンネルＭＩ ５ＦＥＴを用いた
場合に適用することができる。
またチャンネルインピーダンスを利用する前記ＭＩＳＦ
ＥＴＱｃの代わりに多結晶シリコン層もしくはエピタキ
シャル拡散抵抗による半導体層などを使用してもよいう
さらに前記ＭＩＳＦＥＴＱＡおよびＱｃをエンハンスメ
ントモードでまた前記ＭＩＳＦＥＴＱＢおよびＱＤをデ
プレッションモードで構成しても目的を達成することが
できる。
ＥＴＱｃの代わりに多結晶シリコン層もしくはエピタキ
シャル拡散抵抗による半導体層などを使用してもよいう
さらに前記ＭＩＳＦＥＴＱＡおよびＱｃをエンハンスメ
ントモードでまた前記ＭＩＳＦＥＴＱＢおよびＱＤをデ
プレッションモードで構成しても目的を達成することが
できる。
また、ＭＩＳＦＥＴＱＡのドレインは抵抗を介し電源に
接続しても良い。
接続しても良い。
以上説明したように本発明によるＭＩＳ型半導体集積回
路を用いればＰ型（Ｐ型）ＭＩＳＦＥＴのゲート電圧を
それと異なるモードのＰ型（Ｐ型）ＭＩＳＦＥＴのしき
い値電圧で置換するように構成することによって前記り
型（Ｐ型）ＭＩＳＦＥＴのドレイン・ソース間を流れる
ドレイン電流を定電流源とすることができる、
路を用いればＰ型（Ｐ型）ＭＩＳＦＥＴのゲート電圧を
それと異なるモードのＰ型（Ｐ型）ＭＩＳＦＥＴのしき
い値電圧で置換するように構成することによって前記り
型（Ｐ型）ＭＩＳＦＥＴのドレイン・ソース間を流れる
ドレイン電流を定電流源とすることができる、
第１図は従来のＥ／Ｄ型ＭＩＳ集積回路、第２図はイオ
ン打ち込み法によるエンハンスメントモードからデプレ
ッションモードへの変位を示すゲート電圧・ドレイン電
流特性曲線、第３図は不発明によるＭＴＳ型半導体集積
回路である。 Ｑ、、ＱＢ、ＱＤ・・・エンハンスメントモー）”（７
）ＭＩＳ Ｆ Ｅ Ｔ 、 Ｑｔ ｅ ＱＡ ＋ ＱＣ
・・・デプレッションモードのＭＩＳＦＥＴ、ＶｌｈＥ
ｌ、ＶｔｈＥ２・・・エンハンスメントモードのＭＩＳ
ＦＥＴのしきい値電圧−ＶｔｈＤ工。 ＶｔｈＤ２ ・・・デプレッションモードのＭＩＳＦＥ
Ｔのしきい値電圧−’ＤＳ・・・ＭＩＳＦＥＴＱＤのド
レイン電流％ １１・・・ＭＩＳＦＥＴＱｏのドレイ
ン電流、ｉ２・・・ＭＩＳＦＥＴＱＢのドレイン電流、
ｉ３・・・ＭＩＳＦＥＴＱＡのドレイン電流。 ＝３５
ン打ち込み法によるエンハンスメントモードからデプレ
ッションモードへの変位を示すゲート電圧・ドレイン電
流特性曲線、第３図は不発明によるＭＴＳ型半導体集積
回路である。 Ｑ、、ＱＢ、ＱＤ・・・エンハンスメントモー）”（７
）ＭＩＳ Ｆ Ｅ Ｔ 、 Ｑｔ ｅ ＱＡ ＋ ＱＣ
・・・デプレッションモードのＭＩＳＦＥＴ、ＶｌｈＥ
ｌ、ＶｔｈＥ２・・・エンハンスメントモードのＭＩＳ
ＦＥＴのしきい値電圧−ＶｔｈＤ工。 ＶｔｈＤ２ ・・・デプレッションモードのＭＩＳＦＥ
Ｔのしきい値電圧−’ＤＳ・・・ＭＩＳＦＥＴＱＤのド
レイン電流％ １１・・・ＭＩＳＦＥＴＱｏのドレイ
ン電流、ｉ２・・・ＭＩＳＦＥＴＱＢのドレイン電流、
ｉ３・・・ＭＩＳＦＥＴＱＡのドレイン電流。 ＝３５
Claims (1)
- １、定電流源として動作すべき第１の絶縁ゲート型電界
効果トランジスタと、ゲートとドレインが結合されかつ
上記第１の絶縁ゲート型電界効果トランジスタのゲート
とソースとの間に加えるべき電圧をドレインとソースと
の間に出力するエンハンスメントモードの第２の絶縁ゲ
ート型電界効果トランジスタと、上記第２の絶縁ゲート
型電界効果トランジスタのドレインｌＣケート及びソー
スが結合され上記第２の絶縁ゲート型電界効果トランジ
スタのドレインにバイアス電流を供給するデプレション
モードの第３の絶縁ゲート型電界効果トランジスタと、
ゲートに入力信号が供給され上記第１絶縁ゲート型電界
効果トランジスタがドレイン負荷とされるエンハンスメ
ントモードの第４の絶縁ゲート型電界効果トランジスタ
とを備え、上記第１及び第２絶縁ゲート型電界効果トラ
ンジスタが同−半導体基体上に形成され、かつ上記第１
の絶縁ゲート型電界効果トランジスタのしきい値電圧が
上記第２の絶縁ゲート型電界効果トランジスタのしきい
値電圧に対して所定の値だけ偏移されており、上記第１
の絶縁ゲート型電界効果トランジスタのドレイン電流が
上記しきい値電圧の偏移量に比例するようにされてなる
ことを特徴とするＭＩＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151555A JPS5989453A (ja) | 1983-08-22 | 1983-08-22 | Ｍｉｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58151555A JPS5989453A (ja) | 1983-08-22 | 1983-08-22 | Ｍｉｓ型半導体集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP48127300A Division JPS5916419B2 (ja) | 1973-11-14 | 1973-11-14 | Ｍｉｓ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989453A true JPS5989453A (ja) | 1984-05-23 |
Family
ID=15521078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58151555A Pending JPS5989453A (ja) | 1983-08-22 | 1983-08-22 | Ｍｉｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989453A (ja) |
-
1983
- 1983-08-22 JP JP58151555A patent/JPS5989453A/ja active Pending
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