JPS5990429A - 位相同期回路 - Google Patents
位相同期回路Info
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- JPS5990429A JPS5990429A JP57198915A JP19891582A JPS5990429A JP S5990429 A JPS5990429 A JP S5990429A JP 57198915 A JP57198915 A JP 57198915A JP 19891582 A JP19891582 A JP 19891582A JP S5990429 A JPS5990429 A JP S5990429A
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- Japan
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- circuit
- switch
- turned
- signal
- switches
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
- H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は位相−周波数変換回路に関し、更に詳細には２
つの異なる信号の位相差の情報を含むパルス幅変調され
た信号で発振周波数が制御される位相−周波数変換回路
に関する。
つの異なる信号の位相差の情報を含むパルス幅変調され
た信号で発振周波数が制御される位相−周波数変換回路
に関する。
第１図は入力パルス信号１−１に同期し、かつ、周波数
が入力の逓信である出力信号を得ることを目的とした、
従来知られているアナログ方式のｐ Ｌ Ｌ （ｐｈａ
ｓｅ Ｉ、ｏｃｋｅｄ Ｌｏｏｐ）の−例を示すもので
ある。図において、１は入力パルス信号１−１と帰還パ
ルス信号１−２の位相関係を比較し、その位相差に相当
するパルス幅を有する信号φ、。
が入力の逓信である出力信号を得ることを目的とした、
従来知られているアナログ方式のｐ Ｌ Ｌ （ｐｈａ
ｓｅ Ｉ、ｏｃｋｅｄ Ｌｏｏｐ）の−例を示すもので
ある。図において、１は入力パルス信号１−１と帰還パ
ルス信号１−２の位相関係を比較し、その位相差に相当
するパルス幅を有する信号φ、。
またはφ、２を出力する位相比較器である。ここで、信
号φ。、は信号１−１が信号１−２より進んでいる場合
に出力され、信号φ、２は逆の場合に出力されるもので
ある。また、２は前記位相比較器１の出力信号φ、１お
よびφ、２をアナログ電圧ＶＩＮに変換する変換器、３
は該信号ＶＩＮで発振周波数が制御される電圧制御発振
器、４は該電圧制御発振器の出力信号を分周し、帰還信
号１−２として前記位相比較器１に帰還させる分周器で
ある。
号φ。、は信号１−１が信号１−２より進んでいる場合
に出力され、信号φ、２は逆の場合に出力されるもので
ある。また、２は前記位相比較器１の出力信号φ、１お
よびφ、２をアナログ電圧ＶＩＮに変換する変換器、３
は該信号ＶＩＮで発振周波数が制御される電圧制御発振
器、４は該電圧制御発振器の出力信号を分周し、帰還信
号１−２として前記位相比較器１に帰還させる分周器で
ある。
上述の如きＰＬＬに使用される変換器２としては、第２
図に示す如き回路が知られている。第２図は入力パルス
信号φ、、およびφ、２によって定電流源および電圧分
割回路をオン、オフし、前記定電流源と電圧分割回路と
の間のキャパシタ（容量値Ｃ，＞の電圧とするフィルタ
回路である。信号φ、１およびφ、２は前述の如くパル
ス幅変調された信号である。スイッチ３−１．３−２．
３−３゜３−４は高レベル（以下、「”Ｈ゛′」という
。）でオン、低レベル（以下「“Ｌ”Ｊという。）でオ
フとする。５−１．５−２は前記信号φ、１およびφ、
２をＶ ｓ ｓ ＝ Ｖ ｏ ｏ間の電圧に変換する回
路である。４−１．４−２は定電流回路（電流値ＩＩ
）である。
図に示す如き回路が知られている。第２図は入力パルス
信号φ、、およびφ、２によって定電流源および電圧分
割回路をオン、オフし、前記定電流源と電圧分割回路と
の間のキャパシタ（容量値Ｃ，＞の電圧とするフィルタ
回路である。信号φ、１およびφ、２は前述の如くパル
ス幅変調された信号である。スイッチ３−１．３−２．
３−３゜３−４は高レベル（以下、「”Ｈ゛′」という
。）でオン、低レベル（以下「“Ｌ”Ｊという。）でオ
フとする。５−１．５−２は前記信号φ、１およびφ、
２をＶ ｓ ｓ ＝ Ｖ ｏ ｏ間の電圧に変換する回
路である。４−１．４−２は定電流回路（電流値ＩＩ
）である。
以下、第３図に基づいて上記回路の動作を説明する。信
号φ、、が時刻ｔ＝Ｑで゛ト■″になると、スイッチ３
−１および３−３がオンし、’ｆｌｔ流１．。
号φ、、が時刻ｔ＝Ｑで゛ト■″になると、スイッチ３
−１および３−３がオンし、’ｆｌｔ流１．。
お上び■２が実線で示す如く流れ、前記キャパ′シタ７
−１の上部電極電位ＶＩＮおよび下部電極電位Ｖ、は次
式で与えられる。
−１の上部電極電位ＶＩＮおよび下部電極電位Ｖ、は次
式で与えられる。
ここで、Ｒ，、Ｒ，はそれぞれ抵抗６−１．６−２の抵
抗値、ｔはスイッチ３−１．３−３がオンしてからの時
間、Ｖｃｌｔ、。は時刻ｔ＝Ｑにおけるキャパシタ７−
１の電極間電位差である。
抗値、ｔはスイッチ３−１．３−３がオンしてからの時
間、Ｖｃｌｔ、。は時刻ｔ＝Ｑにおけるキャパシタ７−
１の電極間電位差である。
次に、時刻１＝１．で信号φ、２が”Ｈ゛″となると、
電流■１および■、が破線の如く流れ、前記ＶＩＮおよ
びＶｌは次式で与えられる。
電流■１および■、が破線の如く流れ、前記ＶＩＮおよ
びＶｌは次式で与えられる。
＋Ｖｃｌｔ−ｔ＋
・・・（３）なお、信号φ、、およびφ、、がともに”
Ｌ”″の場合には、前記ＶＩＮおよびＶ、は次式で与え
られる。
・・・（３）なお、信号φ、、およびφ、、がともに”
Ｌ”″の場合には、前記ＶＩＮおよびＶ、は次式で与え
られる。
ｖＩＮ＝ＶＣ，、、（５）
Ｖ、 ＝０ −（６）
また、第１図のＰＬＬに使用される電圧制御発振器３と
しては、従来、第４図に示す如き回路が知られている。
また、第１図のＰＬＬに使用される電圧制御発振器３と
しては、従来、第４図に示す如き回路が知られている。
第４図において、４−４は入力ＶＩＮで制御される電流
源回路であり、その電流値Ｉ４ ＋電圧コンダクタンス
ｇｍ４と前記Ｖ Ｉ Ｎの間には次の関係がある。
源回路であり、その電流値Ｉ４ ＋電圧コンダクタンス
ｇｍ４と前記Ｖ Ｉ Ｎの間には次の関係がある。
■、 ＝ ｇ、Ｉｌｉ ・Ｖ、Ｎ
・（７）４−５は定電流回路（電流値Ｉｓ）であり
、■、Ｎ＝０のときの発振周波数を決定する。第４図に
示した回路において、ＭＯＳトランジスタ（以下、単に
「トランジスタ」という。）には前記■４と工、の合成
電流（これを「■、」とする。）が流れる。トランジス
タ８−２がトランジスタ８−１と同じ寸法特性（Ｗ／Ｌ
）であるとすると、トランジスタ８−２にはカレントミ
ラー効果により同じ電流■、が流れる。トランジスタ８
−３〜８−６ハ、クロック信号ＣＬＫＩ、ＣＬＫ２でオ
ンオフするスイッチである。また、９−１および９−２
は閾値Ｖ ｔ ｈで反転するインバータである。
・（７）４−５は定電流回路（電流値Ｉｓ）であり
、■、Ｎ＝０のときの発振周波数を決定する。第４図に
示した回路において、ＭＯＳトランジスタ（以下、単に
「トランジスタ」という。）には前記■４と工、の合成
電流（これを「■、」とする。）が流れる。トランジス
タ８−２がトランジスタ８−１と同じ寸法特性（Ｗ／Ｌ
）であるとすると、トランジスタ８−２にはカレントミ
ラー効果により同じ電流■、が流れる。トランジスタ８
−３〜８−６ハ、クロック信号ＣＬＫＩ、ＣＬＫ２でオ
ンオフするスイッチである。また、９−１および９−２
は閾値Ｖ ｔ ｈで反転するインバータである。
今、信号ＣＬＫＩが”ＨＩＩ、ＣＬＫ２が”Ｌ”のとき
、トランジスタ８−３および８−５がオンとなるものと
すると、電流は実線■で示される如く流れ、キャパシタ
７−２（容量値Ｃ，）の電極電位Ｖ、は上昇する。■、
≧Ｖ ｉ ｂとなるとインバータ９−１が反転し、信号
ＣＬＫＩはｎ Ｌ Ｈ１ＣＬＫ２は”Ｈ”となる。この
状態ではトランジスタ８−４．８−６がオンし、電流は
破線■′で示される如く流れ、キャパシタ７−２の電極
電位Ｖ２は上昇する。Ｖ２≧Ｖｔｈとなるとインバータ
９−２が反転し、再び信号ＣＬＫＩが“口”、ＣＬ Ｋ
２が”Ｌ １１となる。この繰り返しによって上記回
路は発振する。この状況を第５図に示す。
、トランジスタ８−３および８−５がオンとなるものと
すると、電流は実線■で示される如く流れ、キャパシタ
７−２（容量値Ｃ，）の電極電位Ｖ、は上昇する。■、
≧Ｖ ｉ ｂとなるとインバータ９−１が反転し、信号
ＣＬＫＩはｎ Ｌ Ｈ１ＣＬＫ２は”Ｈ”となる。この
状態ではトランジスタ８−４．８−６がオンし、電流は
破線■′で示される如く流れ、キャパシタ７−２の電極
電位Ｖ２は上昇する。Ｖ２≧Ｖｔｈとなるとインバータ
９−２が反転し、再び信号ＣＬＫＩが“口”、ＣＬ Ｋ
２が”Ｌ １１となる。この繰り返しによって上記回
路は発振する。この状況を第５図に示す。
このときの発振周波数ｆは次式で与えられる。
ところで、第２図に示した回路と第４図に示した回路と
を接続した場合、第２図の入力信号φ、１（またはφ、
２）と第４図の出力周波数ｆの関係は次式で与えられる
。
を接続した場合、第２図の入力信号φ、１（またはφ、
２）と第４図の出力周波数ｆの関係は次式で与えられる
。
（１） φ、、−”Ｈ″のとき、
２Ｃ２・Ｖ ｔ ｈ
（２） φｅ２−ｎ ＨＩＩのとき、（３） φ、
１−φ、２＝ ＩＩ Ｌ ＩＩのときまた、前記回路を
ＬＳＩ（大規模集積回路λ内部で実現しまた場合、第４
図に示した回路はＶＤＤのみの単一電源で実現できるの
に対して、第２図に示した回路はＶ Ｄ ＤとＶ ｓ
ｓの２電源を必要とする。
１−φ、２＝ ＩＩ Ｌ ＩＩのときまた、前記回路を
ＬＳＩ（大規模集積回路λ内部で実現しまた場合、第４
図に示した回路はＶＤＤのみの単一電源で実現できるの
に対して、第２図に示した回路はＶ Ｄ ＤとＶ ｓ
ｓの２電源を必要とする。
従って、■ｓ８を供給する配線が新たに必要となるばか
りでなく、トランジスタがＮＭＯ８）ランジスタである
場合には、ザブストレート電位が前記Ｖｓｓとアース電
位との２種類を必要とするため、Ｎ−ウェルを分離しな
ければならないことになる。
りでなく、トランジスタがＮＭＯ８）ランジスタである
場合には、ザブストレート電位が前記Ｖｓｓとアース電
位との２種類を必要とするため、Ｎ−ウェルを分離しな
ければならないことになる。
これは、大幅なチップエリアの増大を招くため、集積化
に大きな障害となる。
に大きな障害となる。
更に、第２図に示した回路では、信号φ、、およ消費電
力を小さくするためには、前記抵抗６−１゜６−２の抵
抗値を大きくすれば良いが、これを集積回路に適したＭ
ＯＳ）ランジスタで実現するとトランジスタのサイズが
犬きくなシ、チップエリアの増大を招くばかシでなく、
浮遊容量をも増大させることになシ、第３図のｖｌの波
形が示すように、所定の電圧値に達するまでに、Δｔな
る遅延が生じ、入力信号のパルス幅が狭くなった場合に
正常な機能を維持できなくなる （不感帯が増大する
） という問題がある。
力を小さくするためには、前記抵抗６−１゜６−２の抵
抗値を大きくすれば良いが、これを集積回路に適したＭ
ＯＳ）ランジスタで実現するとトランジスタのサイズが
犬きくなシ、チップエリアの増大を招くばかシでなく、
浮遊容量をも増大させることになシ、第３図のｖｌの波
形が示すように、所定の電圧値に達するまでに、Δｔな
る遅延が生じ、入力信号のパルス幅が狭くなった場合に
正常な機能を維持できなくなる （不感帯が増大する
） という問題がある。
本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の位相−周波数変換回路における上
述の如き問題を解消し、単一電源（９） で使用でき、チップエリアおよび消費電力を削減すると
ともに前記不感帯を削減した位相−周波数変換回路を提
供することにある。
するところは、従来の位相−周波数変換回路における上
述の如き問題を解消し、単一電源（９） で使用でき、チップエリアおよび消費電力を削減すると
ともに前記不感帯を削減した位相−周波数変換回路を提
供することにある。
本発明の上記目的は、入力パルス信号でオン・オフし、
一端が第１の電源電位に接続される第１のスイッチおよ
び一端が第２の電源電位に接続される第２のスイッチと
、前記第１および第２のスイッチのそれぞれに接続され
る第１および第２の定電流源および一端が前記定電流源
に共通に接続され他端が前記第２の電源電位に接続され
る第１のキャパシタで構成される第１の回路部、該第１
の回路部の出力電位で制御される電圧制御電流源。
一端が第１の電源電位に接続される第１のスイッチおよ
び一端が第２の電源電位に接続される第２のスイッチと
、前記第１および第２のスイッチのそれぞれに接続され
る第１および第２の定電流源および一端が前記定電流源
に共通に接続され他端が前記第２の電源電位に接続され
る第１のキャパシタで構成される第１の回路部、該第１
の回路部の出力電位で制御される電圧制御電流源。
前記入力パルス信号でオン・オフする第３および第４の
スイッチに接続される第３および第４の定電流源で構成
される電圧−電流変換部、該電圧−電流変換部の出力と
第５および第６のスイッチを介して接続される第２のキ
ャパシタおよび該第２のキャパシタの電位を比較判定し
前記第３および第４のスイッチを切替える論理回路部か
ら構成される装置 れる位相−周波数変換回路によって達成される。
スイッチに接続される第３および第４の定電流源で構成
される電圧−電流変換部、該電圧−電流変換部の出力と
第５および第６のスイッチを介して接続される第２のキ
ャパシタおよび該第２のキャパシタの電位を比較判定し
前記第３および第４のスイッチを切替える論理回路部か
ら構成される装置 れる位相−周波数変換回路によって達成される。
以下、本発明の実施例を図面に基づいてｉｆ＋細に説明
する。
する。
第６図は本発明の一実施例を示す位相−周波数変換回路
である。図において３−５〜３−８は”Ｈ１１でオンと
なるスイッチ、４−６．４−７および４−９〜４−１１
は定電流回路（紙流値はそれぞれＩ、１．１．、Ｉ。Ｔ
Ｉ、。、■、１入また、４−８はＶ１ｓ２ で制御さ
れる蛋＃ｒ、源（醒流匝ｉ、 １′酸正圧コンダクタン
ス□）であｆｉ、７−３．７−４はキャパシタ（容重値
はそれぞれＣ３，Ｃ４）、８−７〜８−１２はトランジ
スタ、９−３．９−４は閾値Ｖｔ＆で反転するインバー
タ、９−５はインバータである。
である。図において３−５〜３−８は”Ｈ１１でオンと
なるスイッチ、４−６．４−７および４−９〜４−１１
は定電流回路（紙流値はそれぞれＩ、１．１．、Ｉ。Ｔ
Ｉ、。、■、１入また、４−８はＶ１ｓ２ で制御さ
れる蛋＃ｒ、源（醒流匝ｉ、 １′酸正圧コンダクタン
ス□）であｆｉ、７−３．７−４はキャパシタ（容重値
はそれぞれＣ３，Ｃ４）、８−７〜８−１２はトランジ
スタ、９−３．９−４は閾値Ｖｔ＆で反転するインバー
タ、９−５はインバータである。
信号φ、、が時刻１＝０で”１１″となったとき、信号
φ、２は”Ｌ”であるから、スイッチ３−５゜３−７お
よび３−８がオンとなる。このとき、■１町、亀流Ｉ＋
ｚ（トランジスタ８−７．８−８に流れる直流）および
発振周波数りは次式で与（１１） えられる。
φ、２は”Ｌ”であるから、スイッチ３−５゜３−７お
よび３−８がオンとなる。このとき、■１町、亀流Ｉ＋
ｚ（トランジスタ８−７．８−８に流れる直流）および
発振周波数りは次式で与（１１） えられる。
Ｉ＋２−Ｉｓ 十Ｉｓ ＋ Ｉ＋ｏ −１−１１＋＋・
・・（１３） 次に信号φ、２が時刻１＝１．で”１１′′となるとス
イッチ３−６のみがオンとなシ、前ｄ己ＶＩＪ。
・・（１３） 次に信号φ、２が時刻１＝１．で”１１′′となるとス
イッチ３−６のみがオンとなシ、前ｄ己ＶＩＪ。
ＩＨ＋ ｆ２は次式で与えられる。
ｉ、、−Ｉ、＋Ｉ。
（１２）
信号φ、Ｉ、φ、２がともに”Ｌ”のときはスイッチ３
−８のみがオンとなり、ＩＩ□、ｆ２は次式で与えられ
る。
−８のみがオンとなり、ＩＩ□、ｆ２は次式で与えられ
る。
１１２＝ Ｉ Ａ 十Ｉ。十ＩＩＩ
＝ｇ□Ｖ、Ｎ２＋Ｉ［ｌ ＋Ｉ１１ ・・
・（１８）ここで、式（９）〜（１１）と（１４ハ（１
７１、（１９）を比較すると、 ｇ、、、４−ｇ□
・・・（２ｏ）Ｃ，＝Ｃ，・・・（２１） ｃ２＝ｃ４ ・・・（２
２）ｉ、 −１，・・・（２３） Ｉ ｎ、 ＝ Ｉ 、 十Ｉ、、
・・・（２４）（１３） 一工。−■７ ・・・
（２５）なる関係が成立する場合に、本実施例回路は従
来回路（第２図に示した回路と第４図に示した回路とを
接続した回路）と等価な特性となると言える。
・（１８）ここで、式（９）〜（１１）と（１４ハ（１
７１、（１９）を比較すると、 ｇ、、、４−ｇ□
・・・（２ｏ）Ｃ，＝Ｃ，・・・（２１） ｃ２＝ｃ４ ・・・（２
２）ｉ、 −１，・・・（２３） Ｉ ｎ、 ＝ Ｉ 、 十Ｉ、、
・・・（２４）（１３） 一工。−■７ ・・・
（２５）なる関係が成立する場合に、本実施例回路は従
来回路（第２図に示した回路と第４図に示した回路とを
接続した回路）と等価な特性となると言える。
第７図は上記式（２０）〜（２５）で示される関係を満
足する場合における本実施例回路の動作を説明する波形
図である。第７図より明らかな如く、本実施例回路は従
来用いられて来た抵抗（第２図６−１．６−２）を用い
ずに同等の特性を得ることができ、本発明の目的とする
ところの、単一電源で使用でき、チップエリアおよび消
費電力を削減するとともに、前記不感帯をも削減した位
相−周波数変換回路を実現するものである。
足する場合における本実施例回路の動作を説明する波形
図である。第７図より明らかな如く、本実施例回路は従
来用いられて来た抵抗（第２図６−１．６−２）を用い
ずに同等の特性を得ることができ、本発明の目的とする
ところの、単一電源で使用でき、チップエリアおよび消
費電力を削減するとともに、前記不感帯をも削減した位
相−周波数変換回路を実現するものである。
第８図は本発明の他の実施例を示すもので、第６図に示
した実施例回路の定電流回路４−１０および４−１１を
、それぞれ複数個の並列電流源１４−１ 、１４−２１
−・川＋ １４−ｎ ｉ ２４−１１２４−２．・・・
・・・、２４−ｎで構成し、各電流源の（１４） 一端にスイッチ１３−１．１３−２．・・・・・・、１
３−ｎ ； ２３−１１２３−２１ ・・−・−・、
２３−ｎを設けて、これらのスイッチを選択することに
より、第２図に示した回路における抵抗６−１．６−２
で決定される電圧分割比を可変したものである。
した実施例回路の定電流回路４−１０および４−１１を
、それぞれ複数個の並列電流源１４−１ 、１４−２１
−・川＋ １４−ｎ ｉ ２４−１１２４−２．・・・
・・・、２４−ｎで構成し、各電流源の（１４） 一端にスイッチ１３−１．１３−２．・・・・・・、１
３−ｎ ； ２３−１１２３−２１ ・・−・−・、
２３−ｎを設けて、これらのスイッチを選択することに
より、第２図に示した回路における抵抗６−１．６−２
で決定される電圧分割比を可変したものである。
なお、第８図において、３−９〜３−１２はスイッチ、
４−１２〜４−１５は電流源、７−５゜７−６はキャパ
シタ、８−１３〜８−１８はトランジスタ、９−６〜９
−８はインバータでありその機能は第６図に示した実施
例回路中の対応する要素の機能と同じである。
４−１２〜４−１５は電流源、７−５゜７−６はキャパ
シタ、８−１３〜８−１８はトランジスタ、９−６〜９
−８はインバータでありその機能は第６図に示した実施
例回路中の対応する要素の機能と同じである。
本実施例回路においては、第６図に示した回路の電流源
４−１０および４−１１を複数個の並列電流源に置換え
た例を示したが、第６図に示した回路の電流源４−８お
よび４−９を同様に置換えても良い。
４−１０および４−１１を複数個の並列電流源に置換え
た例を示したが、第６図に示した回路の電流源４−８お
よび４−９を同様に置換えても良い。
第９図は本発明の更に他の実施例を示すもので、第８図
に示した実施例と同様に複数個並列に設けた電流源３４
−１．３４−２．・・・・・・、３４−ｎ；４４−１
、４４−２ 、 ・−・−・・、 ４４−１およびこれ
（１５） らに対応するスイッチ３３−１．３３−２．・・・・・
・。
に示した実施例と同様に複数個並列に設けた電流源３４
−１．３４−２．・・・・・・、３４−ｎ；４４−１
、４４−２ 、 ・−・−・・、 ４４−１およびこれ
（１５） らに対応するスイッチ３３−１．３３−２．・・・・・
・。
３３−ｎ ；４３−１．４３−２．・・・・・・、４３
−ｎの選択によって流れる電流をトランジスタ８−２０
に流れる電流と独立に構成したものであるが、キャパシ
タ７−８に流れる電流は第８図に示した実施例回路にお
いてキャパシタ７−６に流れる電流と同じになる。
−ｎの選択によって流れる電流をトランジスタ８−２０
に流れる電流と独立に構成したものであるが、キャパシ
タ７−８に流れる電流は第８図に示した実施例回路にお
いてキャパシタ７−６に流れる電流と同じになる。
第８図、第９図に示した実施例回路の動作原理は第６図
に示した実施例回路のそれと全く同じであるので、詳細
な説明は省略する。
に示した実施例回路のそれと全く同じであるので、詳細
な説明は省略する。
第１０図は、第６図に示した実施例回路をＭＯＳトラン
ジスタ回路で実現した具体的回路例を示す。
ジスタ回路で実現した具体的回路例を示す。
第１０図において、トランジスタＭ５〜Ｍ８は第６図に
示した回路における定電流源４−６．４−７に、トラン
ジスタＭ１９〜Ｍ２０．Ｍ２１゜Ｍ２２．Ｍ２４はそれ
ぞれ電流源４−８．４−９゜４−１０．４−１１に対応
している。また、トランジスタＭ１１〜１８は各電流源
に供給されるバイアス電圧の発生回路である。トランジ
スタＭ１〜Ｍ４．Ｍ９〜ＭＩＯ，Ｍ２３．Ｍ２Ｓはそれ
ぞ（１６） れスイッチ３−５．３−６．３−７．３−８に対応して
いる。
示した回路における定電流源４−６．４−７に、トラン
ジスタＭ１９〜Ｍ２０．Ｍ２１゜Ｍ２２．Ｍ２４はそれ
ぞれ電流源４−８．４−９゜４−１０．４−１１に対応
している。また、トランジスタＭ１１〜１８は各電流源
に供給されるバイアス電圧の発生回路である。トランジ
スタＭ１〜Ｍ４．Ｍ９〜ＭＩＯ，Ｍ２３．Ｍ２Ｓはそれ
ぞ（１６） れスイッチ３−５．３−６．３−７．３−８に対応して
いる。
上記実施例回路の説明においては、スイッチはすべて信
号φ、１．φ、２のｎ Ｈ＋＋でオンするとしたが、こ
れに限るものではない。また、発振回路の方式も上記実
施例中に示したマルチバイブレータ方式に限られるもの
ではないことは言うまでもない。
号φ、１．φ、２のｎ Ｈ＋＋でオンするとしたが、こ
れに限るものではない。また、発振回路の方式も上記実
施例中に示したマルチバイブレータ方式に限られるもの
ではないことは言うまでもない。
以上述べた如く、本発明によれば、従来用いられて来た
抵抗を用いずに同等の特性を得ることができるので、単
一電源で使用でき、チップエリアおよび消費電力を削減
するとともに前記不感帯をも削減した位相−周波数変換
回路を実現できるという顕著な効果がある。
抵抗を用いずに同等の特性を得ることができるので、単
一電源で使用でき、チップエリアおよび消費電力を削減
するとともに前記不感帯をも削減した位相−周波数変換
回路を実現できるという顕著な効果がある。
第１図はアナログＰＬＬの構成例を示す図、第２図は従
来の変換器を示す回路図、第３図はその動作波形図、第
４図は従来の電圧制御発振器を示す回路図、第５図はそ
の動作波形図、第６図は本（１７ン 発明の一実施例である位相−周波数変換回路を示す図、
第７図はその動作波形図、第８図、第９図は本発明の他
の実施例を示す回路図、第１０図は第６図の具体的回路
図である。 ３−ｎ、１３−ｎ、２３−ｎ、３３−ｎ、４３−口・・
・スイッチ、４−ｎ、１４−ｎ、２４−ｎ。 ３４−ｎ、４４−ｎ・・・電流源、７−ｎ・・・キャパ
シタ、８−ｎ・・・トランジスタ、９−ｎ・・・インバ
ータ。 （１８） 市 １ 図 第 Ｚｌ１２１ ＤＤ 第 ３ 図 第４ 口 第１頁の続き ＠発 明 者 内村国治 武蔵野市緑町３丁目９番１１号日 本電信電話公社武蔵野電気通信 研究所内 ■出 願 人 日本電信電話公社
来の変換器を示す回路図、第３図はその動作波形図、第
４図は従来の電圧制御発振器を示す回路図、第５図はそ
の動作波形図、第６図は本（１７ン 発明の一実施例である位相−周波数変換回路を示す図、
第７図はその動作波形図、第８図、第９図は本発明の他
の実施例を示す回路図、第１０図は第６図の具体的回路
図である。 ３−ｎ、１３−ｎ、２３−ｎ、３３−ｎ、４３−口・・
・スイッチ、４−ｎ、１４−ｎ、２４−ｎ。 ３４−ｎ、４４−ｎ・・・電流源、７−ｎ・・・キャパ
シタ、８−ｎ・・・トランジスタ、９−ｎ・・・インバ
ータ。 （１８） 市 １ 図 第 Ｚｌ１２１ ＤＤ 第 ３ 図 第４ 口 第１頁の続き ＠発 明 者 内村国治 武蔵野市緑町３丁目９番１１号日 本電信電話公社武蔵野電気通信 研究所内 ■出 願 人 日本電信電話公社
Claims (1)
- 【特許請求の範囲】 １、入力パルス信号でオン・オフし、一端が第１の電源
電位に接続される第１のスイッチおよび一端が第２の電
源電位に接続される第２のスイッチと、前記第１および
第２のスイッチのそれぞれに接続される第１および第２
の定電流源および一端が前記定電流源に共通に接続され
他端が前記第２の電源電位に接続される第１のキャパシ
タで構成される第１の回路部、該第１の回路部の出力電
位で制御される電圧制御電流源。 前記入力パルス信号でオン・オフする第３および第４の
スイッチに接続される第３および第４の定電流源で構成
される電圧−電流変換部、該電圧−電流変換部の出力と
第５および第６のスイッチを介して接続される第２のキ
ャパシタおよび該２のキャパシタの電位を比較判定し、
前記第３および第４のスイッチを切替える論理回路部か
ら構成されることを特徴とする位相−周波数変換回路。 ２、前記電圧−電流変換部の第３および第４の定 ゛電
流源を一端が共通に接続され、他端がスイッチを介して
共通に接続された複数個の並列定電流源により構成した
ことを特徴とする特許請求の範囲第１項記載の位相−周
波数変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198915A JPS5990429A (ja) | 1982-11-15 | 1982-11-15 | 位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57198915A JPS5990429A (ja) | 1982-11-15 | 1982-11-15 | 位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5990429A true JPS5990429A (ja) | 1984-05-24 |
| JPH0339413B2 JPH0339413B2 (ja) | 1991-06-13 |
Family
ID=16399061
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57198915A Granted JPS5990429A (ja) | 1982-11-15 | 1982-11-15 | 位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990429A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152028A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 電圧制御発振回路 |
| JPS6271332A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ｐｌｌ回路 |
| JPH0538030A (ja) * | 1991-08-01 | 1993-02-12 | Meishin Denki Kk | 電柱外付け型アースターミナル |
-
1982
- 1982-11-15 JP JP57198915A patent/JPS5990429A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6152028A (ja) * | 1984-08-22 | 1986-03-14 | Nec Corp | 電圧制御発振回路 |
| JPS6271332A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ｐｌｌ回路 |
| JPH0538030A (ja) * | 1991-08-01 | 1993-02-12 | Meishin Denki Kk | 電柱外付け型アースターミナル |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0339413B2 (ja) | 1991-06-13 |
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