JPS6152028A - 電圧制御発振回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はフェーズ、ロック、ループに適した電圧制御発
振回路に関する。

７エーズ・ロック・ループ（以下ＰＬＬと称すンは１位
相比較器、ループフィルタ、電圧制御発振器（以下ＶＣ
Ｏと称す）および分局器から構成される周波数負帰還回
路であり１分周器の出力が常に入力信号の周波数および
位相に一致する工うに動作する。第１図はＰＬＬの構成
を示すプロ、り図である。位相比較器１０００に１分周
器１００３の出力の周波数および位相と入力信号の周波
数および位相との誤差信号を出力する。ループ、フィル
タ１００１としては通常、−次低域通過特性金有するフ
ィルタが用いられ１位相比較器１０００の出力の高周波
成分全除去してＰＬＬの雑廿抑圧特性を改善する働きを
持つ。

第２図はＶＣＯお：びループフィルタの従来の構成例を
示す。第１図の位相比較器１０００は、ＵＰ信号および
ＤＯＷＮ　　信号を発生する。ＵＰ信号は入力パルス信
号に対する分周器１００３　の出力パルス信号の位相遅
れの大小に応じてパルス幅の変化する信号であフ、ＤＯ
ＷＮ信号は入力パルス信号に対する分局器１００３　の
出力パルス旧号の位相進みの大小に応じてパルス幅の変
化する信号である。第２図に示したループフィルタにお
いて、スイッチ１お工び３はＵＰ信号（低レベル電位）
によって閉じるスイッチであり、スイッチ２お工び４は
ＤＯＷＮ　　信号（低レベル電位）によって閉じるスイ
ッチである。５お工び６は抵抗、７お工び８は定電流源
、９は容量である。容量９０両側の節点１０１および１
０２の電位をそれぞれＶｏおよびＶ。で示したときのル
ープフィルタの動作タイムチャート金第３図に示す。ル
ープフィルタは、ＵＰま几はＤＯＷＮ　　信号に応じて
、その出力■。

に、抵抗５，６による分圧信号と、定電流源７お工び８
と容量９とによる積分電圧と全発生する。

分圧信号は、ＵＰまたはＤＯＷＮ　　信号の存在する期
間だけ存在して、ｖ’ｃｏの発振周波数全一時的に増減
するので位相補正作用上する。一方、積分電圧は、ＵＰ
お工びＤＯＷＮ　　信号がなくなっても積分量として残
フ、ｖＣＯの発振周波数を制御するので、周波数補正作
用上する。このようなループフィルタは一次低域通過特
性金持つことが知られており、定電流源７お：び８の電
流値全率さく遣ぶことに工って、容量９の値を大きくす
ることなく、狭帯域なフィルタを芙現することができる
。

従って、Ｍ工Ｓ集積回路化する上で１面積が小さくて済
むという利点がある。

第２図において、ＶＣＯは、入力電圧をこれに比例した
電流に変換する電圧電流変換回路１０と。

積分容量１５と、ラッチ回路１６と、ラッチ回路１６の
出力に工って開閉制御されるスイッチ１１〜１４とから
構成されている。今、ラッチ回路１６のリセット入力端
子Ｒが″Ｌ″レベルで、スイッチ１２お工び１３が閉状
態、スイッチ１１お工び１４が開状態であると仮定する
と１回路１０→スイッチ１３→容量１５→スイッチ１２
の径路で電流が流れる。端子Ｒへの入力電圧が次第に大
きくなり。

ラッ°チ回路１６の入力閾値を越えると、ラッチ回路出
力に反転し、スイッチの状態が切替って電流″の向きが
変わり、回路１０→スイツチ１１→容量１５→スイツチ
１４の方向に電流が流れ、ラッチ回路１６のセット入力
端子Ｓへの入力電圧が次第に大きくなり、閾値を越える
と、ラッチ回路出力は再び反転して元の状態に戻る。こ
のような動作金繰り返して、ｖＣＯは入力電圧に比例し
之周波数で発振する。

しかしながら、第２図に示す従来溝ぶては、ループフィ
ルタ出力に、分圧信号と積分電圧と全重ね合わせた電圧
を生じるようにさせているため。

積分電圧のダイナミックレンジが狭い。すなわち。

正電源電圧１１”ＤＤ、負電源電圧をＶ８３．抵抗５お
よび６の値上それぞれＲｏおよびＲ２とすると。

のときＫＵＰＵＰ信到来すると、分圧信号によって、ｖ
ｏ＝ｖＤＤに上昇するが、定電流源７から電流上流し込
めなくなるため、ＵＰ信号がなくなる■５５　である。

ループフィルタの出力電圧のダイナミックレンジが狭い
ため、ＰＬＬの引き込み周波数範囲全確保するためにば
、ＶＣＯの変換利得を高くする必要があるが、このよう
な発振回路は雑音に弱く、ジッタが多いという欠点があ
る。

本発明の目的は上述の欠点を除去したｖｃｏ’６提供す
ることにある。

本発明の回路は、容量素子と、該容量素子に入力電圧に
比例した電流を供給する電圧電流変換回路と、前記容量
素子にＮＹ＜され７’Ｃ電荷の放電を制御するスイッチ
手段と、第１の制御信号に応答して前記容量素子に定電
流充電全行なう充電手段と。

第２の制御信号に応答して前記容量素子に定辺流放電を
行なわせる放電手段とを備えている。

次に本発明について図面を参照して詳細に説明する。

第４図は本発明の一笑施例を示す回路図である。

図において１本笑施例は、電圧電流変換回路２６と、積
分容量３１と、ラッチ回路３２と、ラッチ回路３２の出
力によって開閉制御されるスイッチ２７〜３０とを備え
、入力電圧に比例した発振周波数の出力パルス信号が得
られる原理は上述と同様である。本実施例は、更に、定
電流回路３５および３６と、スイッチ３３お工び３４と
を備え、スィッチ３３ＨＵＰ信 はＤＯＷＮ　　信号によって閉状態となる。従って。

この工うなＶＣＯに、ＵＰ信号が入力されると。

積分容量３１に流れる電流が一定量増加して１位相が進
み、ＤＯＷＮ　　信号が入力されると、電流が一定量減
少して１位相が遅れる。すなわち、本発明によるｖｃｏ
ｕ、位相補正入力金持ったＶＣＯ４゜と言うことができ
る。このＶＣＯｔ−ＰＬＬに用いる場合には、ループフ
ィルタは１位相補正作用金持つ必要がない。このため、
ループフィルタに。

第４図に示すように、ＵＰ信号によって閉じるスイッチ
２１と、ＤＯＷＮ　　信号によって閉じるスイッチ２２
と、定電流源２３および２４と、容量２５とだけで構成
することができる。このループフィルタの出力のダイナ
ミックレンジＩｃｅ、　ＶＳ５　　からＶＤＤ　　まで
と広い。

以上１本発明には、積分電圧発生回路のみのループフィ
ルタと組み合わせてＰＬＬ１構成することができ、この
ときのループフィルタのダイナミ、クレンジが広いので
、ＰＬＬの引き込み周波数範囲全確保するため特別にＶ
ＣＯの利得を高くする必要がなく雑音に強いという効果
がある。

ま之１本発明には、Ｍ、ＩＳ集積回路化するに適した小
面積で、ジッタの少ないＰＬＬが構成でさるという効果
もある。

【図面の簡単な説明】

第１図はＰＬＬの構成を示すブロック図、第２図は／従
来のＶＣＯとループフィルタとの構成を示す回路図、第
３図は第２図の回路のタイムチャートを示す図お工び第
４図は本発明の一笑施例を示す回路図である。 図に２いて、２１，２２，２７，２８，２９゜３０．３
３．３４・・・・・・スイッチ、２３．２４，３５゜３
６・・・・・・定電流源、２５．３１・・・・・・容量
、２６・・・・・電圧電流変換回路、３２・・・・・・
ラッチ回路。 ・　１゛、・Ｊ −１“′

Claims (1)

【特許請求の範囲】
1. 容量素子と、該容量素子に入力電圧に比例した電流を供
   給する電圧電流変換回路と、前記容量素子に蓄積された
   電荷の放電を制御するスイッチ手段と、第１の制御信号
   に応答して前記容量素子に定電流充電を行なう充電手段
   と、第２の制御信号に応答して前記容量素子に定電流放
   電を行なわせる放電手段とを備えたことを特徴とする電
   圧制御発振回路。